參數(shù)資料
型號(hào)： DSP56364P
廠商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
元件分類： 數(shù)字信號(hào)處理
英文描述： 24-Bit Audio Digital Signal Processor
中文描述： 24位音頻數(shù)字信號(hào)處理器
文件頁數(shù)： 63/148頁
文件大?。?/td> 1204K
代理商： DSP56364P
Enhanced Serial Audio Interface Timing
DSP56364 Technical Data, Rev. 4
Freescale Semiconductor
3-47
3.13
Enhanced Serial Audio Interface Timing
Table 3-20 Enhanced Serial Audio Interface Timing
No.
Characteristics
1, 2, 3
Symbol
Expression
Min
Max
Condtion
4
Unit
430
Clock cycle
5
t
SSICC
4
×
T
C
40.0
—
i ck
ns
3
×
T
C
30.0
—
x ck
TXC:max[3*tc; t454]
40.0
—
x ck
431
Clock high period
For internal clock
—
2
×
T
C
10.0
10.0
—
ns
For external clock
1.5
×
T
C
15.0
—
432
Clock low period
For internal clock
—
2
×
T
C
10.0
10.0
—
ns
For external clock
1.5
×
T
C
15.0
—
433
RXC rising edge to FSR out (bl) high
—
—
—
—
37.0
22.0
x ck
i ck a
ns
434
RXC rising edge to FSR out (bl) low
—
—
—
—
37.0
22.0
x ck
i ck a
ns
435
RXC rising edge to FSR out (wr) high
6
—
—
—
—
39.0
24.0
x ck
i ck a
ns
436
RXC rising edge to FSR out (wr) low
6
—
—
—
—
39.0
24.0
x ck
i ck a
ns
437
RXC rising edge to FSR out (wl) high
—
—
—
—
36.0
21.0
x ck
i ck a
ns
438
RXC rising edge to FSR out (wl) low
—
—
—
—
37.0
22.0
x ck
i ck a
ns
439
Data in setup time before RXC (SCK in
synchronous mode) falling edge
—
—
0.0
19.0
—
—
x ck
i ck
ns
440
Data in hold time after RXC falling edge
—
—
5.0
3.0
—
—
x ck
i ck
ns
441
FSR input (bl, wr) high before RXC falling
edge
6
—
—
23.0
1.0
—
—
x ck
i ck a
ns
442
FSR input (wl) high before RXC falling edge
—
—
1.0
23.0
—
—
x ck
i ck a
ns
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