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參數(shù)資料
| 型號： | EDE1108ABSE-5C-E |
| 廠商： | ELPIDA MEMORY INC |
| 元件分類： | DRAM |
| 英文描述： | 1G bits DDR2 SDRAM |
| 中文描述： | 128M X 8 DDR DRAM, 0.5 ns, PBGA68 |
| 封裝： | ROHS COMPLIANT, FBGA-68 |
| 文件頁數(shù)： | 64/82頁 |
| 文件大?。?/td> | 618K |
| 代理商： | EDE1108ABSE-5C-E |
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EDE1104ABSE, EDE1108ABSE, EDE1116ABSE
Data Sheet E0852E50 (Ver. 5.0)
64
Burst Write followed by Precharge
Minimum Write to Precharge Command spacing to the same bank = WL + BL/2 clocks + tWR
For write cycles, a delay must be satisfied from the completion of the last burst write cycle until the precharge
command can be issued. This delay is known as a write recovery time (tWR) referenced from the completion of the
burst write to the precharge command. No precharge command should be issued prior to the tWR delay, as DDR2
SDRAM allows the burst interrupt operation only Read by Read or Write by Write at the boundary of burst 4.
in3
in1
NOP
CK
/CK
T0
T1
T2
T3
T4
T5
T6
T7
T8
Command
DQS, /DQS
DQ
≥
tWR
Completion of
the burst write
WL = 3
in0
in2
Posted
WRIT
PRE
Burst Write Followed by Precharge (WL = (RL-1) =3)
Posted
WRIT
CK
/CK
T0
T1
T2
T3
T4
T5
T6
T7
T9
Command
DQS, /DQS
DQ
WL = 4
in0
in1
in2
in3
PRE
≥
tWR
Completion of
the burst write
NOP
Burst Write Followed by Precharge (WL = (RL-1) = 4)
相關PDF資料 |
PDF描述 |
|---|---|
| EDE1108ABSE-6C-E | 1G bits DDR2 SDRAM |
| EDE1108ABSE-6E-E | 1G bits DDR2 SDRAM |
| EDE1108ABSE-8E-E | 1G bits DDR2 SDRAM |
| EDE1116ABSE | 1G bits DDR2 SDRAM |
| EDE1116ABSE-4A-E | 1G bits DDR2 SDRAM |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| EDE1108ABSE-6C-E | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:1G bits DDR2 SDRAM |
| EDE1108ABSE-6E-E | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:1G bits DDR2 SDRAM |
| EDE1108ABSE-8E-E | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:1G bits DDR2 SDRAM |
| EDE1108ACBG | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:1G bits DDR2 SDRAM |
| EDE1108ACBG-5C-E | 制造商:ELPIDA 制造商全稱:Elpida Memory 功能描述:1G bits DDR2 SDRAM |
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