參數(shù)資料
型號： ELANSC520
廠商： Advanced Micro Devices, Inc.
英文描述： Microcontroller
中文描述： 微控制器
文件頁數(shù)： 100/440頁
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代理商： ELANSC520
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SDRAM Controller Registers
7-12
élanSC520 Microcontroller Register Set Manual
ECC Check Code Test (ECCCKTEST)
Memory-Mapped
MMCR Offset 23h
Register Description
This register provides user control of the ECC check code that is written during an SDRAM write cycle. This feature
is to be used for test and error-handler development.
Note:
A programmable reset does not preserve this register’s state.
Bit Definitions
Programming Notes
During a master write access to SDRAM, the élanSC520 microcontroller generates an ECC check code (sometimes
referred to as a syndrome code) that is written to the ECC SDRAM devices. During a read cycle, the requested data
is read from SDRAM along with the stored ECC check code. A new check code is then generated from the read data
and compared to the read ECC check code.
7
6
5
4
3
2
1
0
Bit
BAD_CHK_
ENB
FRC_BAD_CHK
[6–0]
Reset
0
0
0
0
0
0
0
0
R/W
R/W!
R/W
Bit
Name
Function
7
BAD_CHK_
ENB
Enable Bad ECC Check Bits
This bit can be used by test software to enable the FRC_BAD_CHK bit field to replace the
correct ECC codes generated by the élanSC520 microcontroller ECC logic for
only
the next
single write cycle to SDRAM.
0 =The FRC_BAD_CHK bit field does not replace the generated check bits. The binary
pattern in the FRC_BAD_CHK bit field has no effect on the ECC codes written to SDRAM
during a write cycle.
1 =The FRC_BAD_CHK bit field replaces the generated check bits for the next SDRAM write.
The binary pattern written to the FRC_BAD_CHK bit field is written out as the 7-bit ECC
code during the next write cycle to SDRAM.
This bit is automatically reset after the FRC_BAD_CHK bit field value is written to the ECC
SDRAM during the following write cycle.
If this bit (BAD_CHK_ENB) was previously set, then reading 1 from this bit implies that a write
cycle to SDRAM did not occur yet, and so the FRC_BAD_CHK bit field value was not yet
applied. If the BAD_CHK_ENB bit is read as a 0 after it was previously set, then a write cycle
did occur in which the FRC_BAD_CHK bit field value was applied.
6
–
0
FRC_BAD_
CHK
[6–0]
Force Bad ECC Check Bits
This register provides a way for users to specify their own ECC code for error test purposes.
During write cycles to SDRAM, a 7-bit encoded ECC check code (sometimes referred to as a
syndrome code) that represents the associated write data is written to ECC SDRAM. This
code is automatically generated by the élanSC520 microcontroller when ECC is enabled.
If the BAD_CHK_ENB bit is set, the pattern in the FRC_BAD_CHK bit field is written to the
ECC storage location on the following write cycle to SDRAM.
Note:
The write buffer should be disabled and the write access should not be cacheable in the
Am5
86 CPU write-back cache during this procedure to ensure hat the write cycle s propagated
to the SDRAM when intended. The write buffer is disabled via the WB_ENB bit in the DBCTL
register (see page 8-3).The write can be made non-cacheable, among other ways, by putting
the cache in write-through mode or by disabling the cache completely.
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