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參數(shù)資料
| 型號： | EP1S20F780I6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 339/864頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC STRATIX FPGA 20K LE 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 1846 |
| 邏輯元件/單元數(shù)： | 18460 |
| RAM 位總計： | 1669248 |
| 輸入/輸出數(shù)： | 586 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
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Altera Corporation
3–7
June 2006
Stratix Device Handbook, Volume 2
External Memory Interfaces in Stratix & Stratix GX Devices
Interface Pins
QDR and QDRII SRAM uses two separate, uni-directional data ports for
read and write operations, enabling quad data-rate data transfer. Both
QDR and QDRII SRAM use shared address lines for reads and writes.
Stratix and Stratix GX devices utilize dedicated DDR I/O circuitry for the
input and output data bus and the K and Kn output clock signals.
Both QDR and QDRII SRAM burst-of-two devices sample the read
address on the rising edge of the K clock and sample the write address on
the rising edge of the Kn clock while QDR and QDRII SRAM burst-of-
four devices sample both read and write addresses on the K clock's rising
edge. You can use any of the Stratix and Stratix GX device user I/O pins
in I/O banks 3, 4, 7, and 8 for the D write data ports, commands, and
addresses.
QDR SRAM uses the following clock signals: input clocks K and Kn and
output clocks C and Cn. In addition to the aforementioned two pairs of
clocks, QDRII SRAM also uses echo clocks CQ and CQn. Clocks Cn, Kn,
and CQn are logical complements of clocks C, K, and CQ respectively.
Clocks C, Cn, K, and Kn are inputs to the QDRII SRAM while clocks CQ
and CQn are outputs from the QDRII SRAM. Stratix and Stratix GX
devices use single-clock mode for single-device QDR and QDRII SRAM
interfacing where the K and Kn are used for both read and write
operations, and the C and Cn clocks are unused. Use both C or Cn and K
or Kn clocks when interfacing with a bank of multiple QDRII SRAM
devices with a single controller.
You can generate C, Cn, K, and Kn clocks using any of the I/O registers
in I/O banks 3, 4, 7, or 8 via the DDR registers. Due to strict skew
requirements between K and Kn signals, use adjacent pins to generate the
clock pair. Surround the pair with buffer pins tied to VCC and ground for
better noise immunity from other signals.
In general, all output signals to the QDR and QDRII SRAM should use the
top and bottom banks (I/O banks 3, 4, 7, or 8). You can place the input
signals from the QDR and QDRII SRAM in any I/O banks.
Read & Write Operations
Figure 3–5 shows the data and clock relationships in QDRII SRAM
devices at the memory pins during reads. QDR and QDRII SRAM devices
send data within a tCO time after each rising edge of the input clock C or
Cn in multi-clock mode, or the input clock K or Kn in single clock mode.
Data is valid until tDOH time, after each rising edge of the C or Cn in multi-
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| BR24L08F-WE2 | IC EEPROM 8KBIT 400KHZ 8SOP |
| ACB92DHRN-S378 | EDGECARD EXT PCI64 184POS 5V |
| EP1S20F780C5N | IC STRATIX FPGA 20K LE 780-FBGA |
| A1460A-1PQ160C | IC FPGA 6K GATES 160-PQFP |
| ABB92DHRN-S378 | CONN EDGECARD PCI64 184PS .05 5V |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S25 | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508C5ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508C6ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508C7ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508I5ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
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