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參數(shù)資料
| 型號： | EP1S20F780I6N |
| 廠商： | Altera |
| 文件頁數(shù)： | 772/864頁 |
| 文件大小： | 0K |
| 描述： | IC STRATIX FPGA 20K LE 780-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標(biāo)準(zhǔn)包裝： | 18 |
| 系列： | Stratix® |
| LAB/CLB數(shù)： | 1846 |
| 邏輯元件/單元數(shù)： | 18460 |
| RAM 位總計： | 1669248 |
| 輸入/輸出數(shù)： | 586 |
| 電源電壓： | 1.425 V ~ 1.575 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 780-BBGA |
| 供應(yīng)商設(shè)備封裝： | 780-FBGA（29x29） |
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12–16
Altera Corporation
Stratix Device Handbook, Volume 2
September 2004
Quartus II Software Support
Table 12–7. Output Ports of the altremote_update Megafunction
Port Name
Required Destination
Description
busy
Y
Logic Array When this signal is a logic high, the remote update block is busy
either reading or writing a parameter. When the remote update block
is busy, it ignores its data_in[], param[], and reconfig
inputs. This signal will go high when read_param or
write_param
is asserted and will remain asserted until the
operation is complete.
pgm_out[2..0]
Y
PGM[2..0]
pins
3-bit bus that specifies the page pointer of the configuration data to
be loaded when the device is reconfigured. This port must be
connected to the PGM[] output pins, which should be connected to
the external configuration device
data_out[11..0]
N
Logic Array 12-bit bus used when reading parameters, which reads out the
parameter value. The parameter value is requested using the
param[]
input and by driving the read_param signal logic high,
at which point the busy signal will go logic high. When the busy signal
goes low, the value of the parameter will be driven out on this bus.
The data_out[] port is only valid after a read_param has been
issued and once the busy signal is de-asserted. At any other time, its
output values are invalid. For example, even though the
data_out[]
port may toggle during a writing of a parameter, these
values are not a valid representation of what was actually written to
the remote update block. For some parameters, not all 12-bits will be
used in which case only the least significant bits will be used.
Note to Table 12–7:
(1)
Logic array destination means that you can drive the port to internal logic or any general-purpose I/O pin.
Table 12–8. Parameter Settings for the altremote_update Megafunction
(Part 1 of 2)
Selected
Parameter
param[2..0]
bit setting
width of
parameter
value
POR Reset
Value
Description
Status
Register
Contents
000
5
5 bit '0
Specifies the reason for re-configuration,
which could be caused by a CRC error during
configuration, nSTATUS being pulled low due
to an error, the device core caused an error,
nCONFIG
pulled low, or the watchdog timer
timed-out. This parameter can only be read.
Watchdog
Timeout Value
010
12
12 bits '0
User watchdog timer time-out value. Writing of
this parameter is only allowed when in the
factory configuration.
Watchdog
Enable
011
1
1 bit '0
User watchdog timer enable. Writing of this
parameter is only allowed when in the factory
configuration
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| BR24L08F-WE2 | IC EEPROM 8KBIT 400KHZ 8SOP |
| ACB92DHRN-S378 | EDGECARD EXT PCI64 184POS 5V |
| EP1S20F780C5N | IC STRATIX FPGA 20K LE 780-FBGA |
| A1460A-1PQ160C | IC FPGA 6K GATES 160-PQFP |
| ABB92DHRN-S378 | CONN EDGECARD PCI64 184PS .05 5V |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EP1S25 | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508C5ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508C6ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508C7ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
| EP1S25B1508I5ES | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Stratix Device Family Data Sheet |
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