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參數(shù)資料
型號(hào): EP20K200EQC240-3
廠商: Altera
文件頁(yè)數(shù): 88/117頁(yè)
文件大小: 0K
描述: IC APEX 20KE FPGA 200K 240-PQFP
產(chǎn)品培訓(xùn)模塊: Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝: 24
系列: APEX-20K®
LAB/CLB數(shù): 832
邏輯元件/單元數(shù): 8320
RAM 位總計(jì): 106496
輸入/輸出數(shù): 168
門數(shù): 404000
電源電壓: 1.71 V ~ 1.89 V
安裝類型: 表面貼裝
工作溫度: 0°C ~ 85°C
封裝/外殼: 240-BFQFP
供應(yīng)商設(shè)備封裝: 240-PQFP(32x32)
其它名稱: 544-1095
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Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Figure 40. Synchronous Bidirectional Pin External Timing
Notes to Figure 40:
(1)
The output enable and input registers are LE registers in the LAB adjacent to a
bidirectional row pin. The output enable register is set with “Output Enable
Routing= Signal-Pin” option in the Quartus II software.
(2)
The LAB adjacent input register is set with “Decrease Input Delay to Internal Cells=
Off”. This maintains a zero hold time for lab adjacent registers while giving a fast,
position independent setup time. A faster setup time with zero hold time is possible
by setting “Decrease Input Delay to Internal Cells= ON” and moving the input
register farther away from the bidirectional pin. The exact position where zero hold
occurs with the minimum setup time, varies with device density and speed grade.
Table 31 describes the fMAX timing parameters shown in Figure 36 on
PRN
CLRN
DQ
PRN
CLRN
DQ
(1)
IOE Register
Bidirectional Pin
Dedicated
Clock
PRN
CLRN
DQ
(1)
XZBIDIR
t
ZXBIDIR
t
OUTCOBIDIR
t
INSUBIDIR
t
INHBIDIR
t
OE Register
Output IOE Register
Input Register
(2)
Table 31. APEX 20K fMAX Timing Parameters
(Part 1 of 2)
Symbol
Parameter
tSU
LE register setup time before clock
tH
LE register hold time after clock
tCO
LE register clock-to-output delay
tLUT
LUT delay for data-in
tESBRC
ESB Asynchronous read cycle time
tESBWC
ESB Asynchronous write cycle time
tESBWESU
ESB WE setup time before clock when using input register
tESBDATASU
ESB data setup time before clock when using input register
tESBDATAH
ESB data hold time after clock when using input register
tESBADDRSU
ESB address setup time before clock when using input registers
tESBDATACO1
ESB clock-to-output delay when using output registers
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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EP20K200EQC240-3N 功能描述:FPGA - 現(xiàn)場(chǎng)可編程門陣列 CPLD - APEX 20K 832 Macro 168 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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