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參數(shù)資料
| 型號： | EP20K200EQI240-2N |
| 廠商： | Altera |
| 文件頁數(shù)： | 40/117頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC APEX 20KE FPGA 200K 240-PQFP |
| 產(chǎn)品培訓模塊： | Three Reasons to Use FPGA's in Industrial Designs |
| 標準包裝： | 24 |
| 系列： | APEX-20K® |
| LAB/CLB數(shù)： | 832 |
| 邏輯元件/單元數(shù)： | 8320 |
| RAM 位總計： | 106496 |
| 輸入/輸出數(shù)： | 168 |
| 門數(shù)： | 404000 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 240-BFQFP |
| 供應商設備封裝： | 240-PQFP（32x32） |
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Altera Corporation
29
APEX 20K Programmable Logic Device Family Data Sheet
Figure 16. APEX 20K Parallel Expanders
Embedded
System Block
The ESB can implement various types of memory blocks, including
dual-port RAM, ROM, FIFO, and CAM blocks. The ESB includes input
and output registers; the input registers synchronize writes, and the
output registers can pipeline designs to improve system performance. The
ESB offers a dual-port mode, which supports simultaneous reads and
writes at two different clock frequencies. Figure 17 shows the ESB block
diagram.
Figure 17. ESB Block Diagram
32 Signals from
Local Interconnect
To Next
Macrocell
From
Previous
Macrocell
Product-
Term
Select
Matrix
Product-
Term
Select
Matrix
Macrocell
Product-
Term Logic
Macrocell
Product-
Term Logic
Parallel
Expander Switch
Parallel
Expander Switch
wraddress[]
data[]
wren
inclock
inclocken
inaclr
rdaddress[]
q[]
rden
outclock
outclocken
outaclr
相關PDF資料 |
PDF描述 |
|---|---|
| 170-050-172L010 | CONN DB50 CRIMP MALE TIN |
| EP20K200EQI240-2 | IC APEX 20KE FPGA 200K 240-PQFP |
| AMC25DRAS | CONN EDGECARD 50POS .100 R/A DIP |
| IDT70V24L20PFGI | IC SRAM 64KBIT 20NS 100TQFP |
| EPF10K100EQC240-1N | IC FLEX 10KE FPGA 100K 240-PQFP |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| EP20K200EQI240-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K200ERC208-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K200ERC208-2ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K200ERC208-3ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
| EP20K200ERC240-1ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:FPGA |
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