參數(shù)資料
型號(hào)： EP2AGX260EF29C5N
廠商： Altera
文件頁數(shù)： 18/90頁
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描述： IC ARRIA II GX FPGA 260K 780FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
標(biāo)準(zhǔn)包裝： 4
系列： Arria II GX
LAB/CLB數(shù)： 10260
邏輯元件/單元數(shù)： 244188
RAM 位總計(jì)： 12038144
輸入/輸出數(shù)： 372
電源電壓： 0.87 V ~ 0.93 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 780-BBGA
供應(yīng)商設(shè)備封裝： 780-FBGA（29x29）
Chapter 1: Device Datasheet for Arria II Devices
1–17
Electrical Characteristics
December 2013
Altera Corporation
Table 1–26 lists the single-ended SSTL and HSTL I/O standard signal specifications
for Arria II GX devices.
Table 1–27 lists the single-ended SSTL and HSTL I/O standard signal specifications
for Arria II GZ devices.
Table 1–26. Single-Ended SSTL and HSTL I/O Standard Signal Specifications for Arria II GX Devices
I/O Standard
VIL(DC) (V)
VIH(DC) (V)
VIL(AC) (V)
VIH(AC) (V)
VOL (V)
VOH (V)
IOL
(mA)
IOH
(mA)
Min
Max
Min
Max
Min
Max
Min
SSTL-2 Class I
–0.3
VREF -
0.18
VREF +
0.18
VCCIO +
0.3
VREF - 0.35
VREF +
0.35
VTT -
0.57
VTT +
0.57
8.1
–8.1
SSTL-2 Class II
–0.3
VREF -
0.18
VREF +
0.18
VCCIO +
0.3
VREF - 0.35
VREF +
0.35
VTT -
0.76
VTT +
0.76
16.4
–16.4
SSTL-18 Class I
–0.3
VREF -
0.125
VREF +
0.125
VCCIO +
0.3
VREF - 0.25
VREF +
0.25
VTT -
0.475
VTT +
0.475
6.7
–6.7
SSTL-18 Class II
–0.3
VREF -
0.125
VREF +
0.125
VCCIO +
0.3
VREF - 0.25
VREF +
0.25
0.28
VCCIO -
0.28
13.4
–13.4
SSTL-15 Class I
–0.3
VREF -
0.1
VREF +
0.1
VCCIO +
0.3
VREF - 0.175
VREF +
0.175
0.2 ×
VCCIO
0.8 ×
VCCIO
8–8
SSTL-15 Class II
–0.3
VREF -
0.1
VREF +
0.1
VCCIO +
0.3
VREF - 0.175
VREF +
0.175
0.2 ×
VCCIO
0.8 ×
VCCIO
16
–16
HSTL-18 Class I
–0.3
VREF -
0.1
VREF +
0.1
VCCIO +
0.3
VREF - 0.2
VREF + 0.2
0.4
VCCIO -
0.4
8–8
HSTL-18 Class II
–0.3
VREF -
0.1
VREF +
0.1
VCCIO +
0.3
VREF - 0.2
VREF + 0.2
0.4
VCCIO -
0.4
16
–16
HSTL-15 Class I
–0.3
VREF -
0.1
VREF +
0.1
VCCIO +
0.3
VREF - 0.2
VREF + 0.2
0.4
VCCIO -
0.4
8–8
HSTL-15 Class II
–0.3
VREF -
0.1
VREF +
0.1
VCCIO +
0.3
VREF - 0.2
VREF + 0.2
0.4
VCCIO -
0.4
16
–16
HSTL-12 Class I
–0.15
VREF -
0.08
VREF +
0.08
VCCIO +
0.15
VREF - 0.15
VREF +
0.15
0.25 ×
VCCIO
0.75 ×
VCCIO
8–8
HSTL-12 Class II
–0.15
VREF -
0.08
VREF +
0.08
VCCIO +
0.15
VREF - 0.15
VREF +
0.15
0.25 ×
VCCIO
0.75 ×
VCCIO
14
–14
Table 1–27. Single-Ended SSTL and HSTL I/O Standards Signal Specifications for Arria II GZ Devices (Part 1 of 2)
I/O Standard
VIL(DC) (V)
VIH(DC) (V)
VIL(AC) (V)
VIH(AC) (V)
VOL (V)
VOH (V)
IOL
(mA)
IOH
(mA)
Min
Max
Min
Max
Min
Max
Min
SSTL-2 Class I
-0.3
VREF -
0.15
VREF +
0.15
VCCIO +
0.3
VREF -
0.31
VREF +
0.31
VTT -
0.57
VTT +
0.57
8.1
-8.1
SSTL-2 Class II
-0.3
VREF -
0.15
VREF +
0.15
VCCIO +
0.3
VREF -
0.31
VREF +
0.31
VTT -
0.76
VTT +
0.76
16.2
-16.2
SSTL-18 Class I
-0.3
VREF -
0.125
VREF +
0.125
VCCIO +
0.3
VREF -
0.25
VREF +
0.25
VTT -
0.475
VTT +
0.475
6.7
-6.7
SSTL-18 Class II
-0.3
VREF -
0.125
VREF +
0.125
VCCIO +
0.3
VREF -
0.25
VREF +
0.25
0.28
VCCIO -
0.28
13.4
-13.4
SSTL-15 Class I
—
VREF -
0.1
VREF +
0.1
—
VREF -
0.175
VREF +
0.175
0.2 ×
VCCIO
0.8 ×
VCCIO
8-8
相關(guān)PDF資料
PDF描述
EP2AGX190EF29I3N IC ARRIA II GX FPGA 190K 780FBGA
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ASC50DREN-S93 CONN EDGECARD 100POS .100 EYELET
ASC50DREH-S93 CONN EDGECARD 100POS .100 EYELET
HSC50DRYS-S734 CONN EDGECARD 100PS DIP .100 SLD
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