參數(shù)資料
型號(hào)： EPM2210F324A5N
廠商： ALTERA CORP
元件分類： PLD
英文描述： FLASH PLD, PBGA324
封裝： 19 X 19 MM, 1 MM PITCH, LEAD FREE, FBGA-324
文件頁(yè)數(shù)： 60/108頁(yè)
文件大小： 1342K
代理商： EPM2210F324A5N
Altera Corporation
Core Version a.b.c variable
3–5
December 2007
MAX II Device Handbook, Volume 1
JTAG and In-System Programmability
Figure 3–1. MAX II Parallel Flash Loader
Notes to Figure 3–1:
(1)
This block is implemented in LEs.
(2)
This function is supported in the Quartus II software.
In System
Programmability
MAX II devices can be programmed in-system via the industry standard
4-pin IEEE Std. 1149.1 (JTAG) interface. In-system programmability (ISP)
offers quick, efficient iterations during design development and
debugging cycles. The logic, circuitry, and interconnects in the MAX II
architecture are configured with flash-based SRAM configuration
elements. These SRAM elements require configuration data to be loaded
each time the device is powered. The process of loading the SRAM data
is called configuration. The on-chip configuration flash memory (CFM)
block stores the SRAM element’s configuration data. The CFM block
stores the design’s configuration pattern in a reprogrammable flash array.
During ISP, the MAX II JTAG and ISP circuitry programs the design
pattern into the CFM block’s non-volatile flash array.
The MAX II JTAG and ISP controller internally generate the high
programming voltages required to program the CFM cells, allowing
in-system programming with any of the recommended operating
external voltage supplies (that is, 3.3 V/2.5 V or 1.8 V for the MAX IIG
and MAX IIZ devices). ISP can be performed anytime after VCCINT and all
VCCIO banks have been fully powered and the device has completed the
configuration power-up time. By default, during in-system
Parallel
Flash Loader
Configuration
Logic
Flash
Memory Device
MAX II Device
DQ[7..0]
RY/BY
A[20..0]
OE
WE
CE
DQ[7..0]
RY/BY
A[20..0]
OE
WE
CE
TDI
TMS
TCK
TDI_U
TDO_U
TMS_U
TCK_U
SHIFT_U
CLKDR_U
UPDATE_U
RUNIDLE_U
USER1_U
TDO
Altera FPGA
CONF_DONE
nSTATUS
nCE
DCLK
DATA0
nCONFIG
(1), (2)
相關(guān)PDF資料
PDF描述
EPM2210GF256A3N FLASH PLD, PBGA256
EPM2210GF256A4N FLASH PLD, PBGA256
EPM2210GF256A5N FLASH PLD, PBGA256
EPM2210GF324A3N FLASH PLD, PBGA324
EPM2210GF324A4N FLASH PLD, PBGA324
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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EPM2210F324C3N 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM2210F324C4 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM2210F324C4N 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
EPM2210F324C5 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存儲(chǔ)類型:EEPROM 大電池?cái)?shù)量:128 最大工作頻率:333 MHz 延遲時(shí)間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100
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