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參數(shù)資料
| 型號： | EPM2210F324A5N |
| 廠商： | ALTERA CORP |
| 元件分類： | PLD |
| 英文描述： | FLASH PLD, PBGA324 |
| 封裝： | 19 X 19 MM, 1 MM PITCH, LEAD FREE, FBGA-324 |
| 文件頁數(shù)： | 98/108頁 |
| 文件大小： | 1342K |
| 代理商： | EPM2210F324A5N |
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Altera Corporation
Core Version a.b.c variable
2–1
March 2008
Chapter 2. MAX II
Architecture
Introduction
This chapter describes the architecture of the MAX II device and contains
the following sections:
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Functional
Description
MAX II devices contain a two-dimensional row- and column-based
architecture to implement custom logic. Row and column interconnects
provide signal interconnects between the logic array blocks (LABs).
The logic array consists of LABs, with 10 logic elements (LEs) in each
LAB. An LE is a small unit of logic providing efficient implementation of
user logic functions. LABs are grouped into rows and columns across the
device. The MultiTrack interconnect provides fast granular timing delays
between LABs. The fast routing between LEs provides minimum timing
delay for added levels of logic versus globally routed interconnect
structures.
The MAX II device I/O pins are fed by I/O elements (IOE) located at the
ends of LAB rows and columns around the periphery of the device. Each
IOE contains a bidirectional I/O buffer with several advanced features.
I/O pins support Schmitt trigger inputs and various single-ended
standards, such as 66-MHz, 32-bit PCI, and LVTTL.
MAX II devices provide a global clock network. The global clock network
consists of four global clock lines that drive throughout the entire device,
providing clocks for all resources within the device. The global clock lines
can also be used for control signals such as clear, preset, or output enable.
Figure 2–1 shows a functional block diagram of the MAX II device.
MII51002-2.1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| EPM2210GF256A3N | FLASH PLD, PBGA256 |
| EPM2210GF256A4N | FLASH PLD, PBGA256 |
| EPM2210GF256A5N | FLASH PLD, PBGA256 |
| EPM2210GF324A3N | FLASH PLD, PBGA324 |
| EPM2210GF324A4N | FLASH PLD, PBGA324 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| EPM2210F324C3 | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM2210F324C3N | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM2210F324C4 | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM2210F324C4N | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| EPM2210F324C5 | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 CPLD - MAX II 1700 Macro 272 IO RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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