參數(shù)資料
型號(hào)： EPM7032QC44-15
廠商： Altera
文件頁數(shù)： 17/66頁
文件大?。?/td> 0K
描述： IC MAX 7000 CPLD 32 44-PQFP
產(chǎn)品變化通告： MAX 7000 Series Obsolescence 08/Jun/2009
標(biāo)準(zhǔn)包裝： 576
系列： MAX® 7000
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時(shí)間 tpd(1)： 15.0ns
電壓電源 - 內(nèi)部： 4.75 V ~ 5.25 V
邏輯元件/邏輯塊數(shù)目： 2
宏單元數(shù)： 32
門數(shù)： 600
輸入/輸出數(shù)： 36
工作溫度： 0°C ~ 70°C
安裝類型： 表面貼裝
封裝/外殼： 44-QFP
供應(yīng)商設(shè)備封裝： 44-PQFP（10x10）
包裝： 托盤
其它名稱： 544-2292
24
Altera Corporation
MAX 7000 Programmable Logic Device Family Data Sheet
Figure 9 shows the timing requirements for the JTAG signals.
Figure 9. MAX 7000 JTAG Waveforms
Table 12 shows the JTAG timing parameters and values for MAX 7000S
devices.
f For more information, see Application Note 39 (IEEE 1149.1 (JTAG)
Table 12. JTAG Timing Parameters & Values for MAX 7000S Devices
Symbol
Parameter
Min
Max
Unit
tJCP
TCK
clock period
100
ns
tJCH
TCK
clock high time
50
ns
tJCL
TCK
clock low time
50
ns
tJPSU
JTAG port setup time
20
ns
tJPH
JTAG port hold time
45
ns
tJPCO
JTAG port clock to output
25
ns
tJPZX
JTAG port high impedance to valid output
25
ns
tJPXZ
JTAG port valid output to high impedance
25
ns
tJSSU
Capture register setup time
20
ns
tJSH
Capture register hold time
45
ns
tJSCO
Update register clock to output
25
ns
tJSZX
Update register high impedance to valid output
25
ns
tJSXZ
Update register valid output to high impedance
25
ns
TDO
TCK
tJPZX
t
JPCO
tJPH
t JPXZ
tJCP
tJPSU
t JCL
tJCH
TDI
TMS
Signal
to Be
Captured
Signal
to Be
Driven
t
JSZX
tJSSU
tJSH
t
JSCO
tJSXZ
相關(guān)PDF資料
PDF描述
EPM7032LI44-12 IC MAX 7000 CPLD 32 44-PLCC
M5-512/160-7YC IC CPLD ISP 512MC 160IO 208PQFP
VE-BTK-CW-B1 CONVERTER MOD DC/DC 40V 100W
ACE35DHRR CONN CARD EXTEND 70POS 1MM SLD
EBC05DRTH-S13 CONN EDGECARD 10POS .100 EXTEND
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EPM7032QC44-7 制造商:Altera Corporation 功能描述:IC MAX 44QFP 制造商:Altera Corporation 功能描述:IC CPLD 32MC 7.5NS 44QFP
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