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參數(shù)資料
| 型號： | EPM7032QC44-15 |
| 廠商： | Altera |
| 文件頁數(shù)： | 38/66頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MAX 7000 CPLD 32 44-PQFP |
| 產(chǎn)品變化通告： | MAX 7000 Series Obsolescence 08/Jun/2009 |
| 標準包裝： | 576 |
| 系列： | MAX® 7000 |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時間 tpd(1)： | 15.0ns |
| 電壓電源 - 內(nèi)部： | 4.75 V ~ 5.25 V |
| 邏輯元件/邏輯塊數(shù)目： | 2 |
| 宏單元數(shù)： | 32 |
| 門數(shù)： | 600 |
| 輸入/輸出數(shù)： | 36 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 44-QFP |
| 供應商設備封裝： | 44-PQFP（10x10） |
| 包裝： | 托盤 |
| 其它名稱： | 544-2292 |
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Altera Corporation
43
MAX 7000 Programmable Logic Device Family Data Sheet
Notes to tables:
(1)
These values are specified under the recommended operating conditions shown in Table 14. See Figure 13 for more
information on switching waveforms.
(2)
This minimum pulse width for preset and clear applies for both global clear and array controls. The tLPA parameter
must be added to this minimum width if the clear or reset signal incorporates the tLAD parameter into the signal
path.
(3)
This parameter is a guideline that is sample-tested only and is based on extensive device characterization. This
parameter applies for both global and array clocking.
(4)
These parameters are measured with a 16-bit loadable, enabled, up/down counter programmed into each LAB.
(5)
The fMAX values represent the highest frequency for pipelined data.
(6)
Operating conditions: VCCIO = 3.3 V ± 10% for commercial and industrial use.
(7)
For EPM7064S-5, EPM7064S-6, EPM7128S-6, EPM7160S-6, EPM7160S-7, EPM7192S-7, and EPM7256S-7 devices,
these values are specified for a PIA fan-out of one LAB (16 macrocells). For each additional LAB fan-out in these
devices, add an additional 0.1 ns to the PIA timing value.
(8)
The tLPA parameter must be added to the tLAD, tLAC, tIC, tEN, tSEXP, tACL, and tCPPW parameters for macrocells
running in the low-power mode.
tFSU
Register setup time of fast
input
1.9
1.8
3.0
ns
tFH
Register hold time of fast
input
0.6
0.7
0.5
ns
tRD
Register delay
1.2
1.6
1.0
2.0
ns
tCOMB
Combinatorial delay
0.9
1.0
2.0
ns
tIC
Array clock delay
2.7
3.3
3.0
5.0
ns
tEN
Register enable time
2.6
3.2
3.0
5.0
ns
tGLOB
Global control delay
1.6
1.9
1.0
ns
tPRE
Register preset time
2.0
2.4
2.0
3.0
ns
tCLR
Register clear time
2.0
2.4
2.0
3.0
ns
tPIA
PIA delay
1.1
1.3
1.0
ns
tLPA
Low-power adder
12.0
11.0
10.0
11.0
ns
Table 30. EPM7064S Internal Timing Parameters (Part 2 of 2)
Note (1)
Symbol
Parameter
Conditions
Speed Grade
Unit
-5
-6
-7
-10
Min
Max
Min
Max
Min
Max
Min
Max
相關PDF資料 |
PDF描述 |
|---|---|
| EPM7032LI44-12 | IC MAX 7000 CPLD 32 44-PLCC |
| M5-512/160-7YC | IC CPLD ISP 512MC 160IO 208PQFP |
| VE-BTK-CW-B1 | CONVERTER MOD DC/DC 40V 100W |
| ACE35DHRR | CONN CARD EXTEND 70POS 1MM SLD |
| EBC05DRTH-S13 | CONN EDGECARD 10POS .100 EXTEND |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| EPM7032QC44-7 | 制造商:Altera Corporation 功能描述:IC MAX 44QFP 制造商:Altera Corporation 功能描述:IC CPLD 32MC 7.5NS 44QFP |
| EPM7032QI44-12 | 制造商:Altera Corporation 功能描述:IC CPLD 32MC 12NS 44TQFP 制造商:Altera Corporation 功能描述:IC MAX 44TQFP |
| EPM7032S | 制造商:ALTERA 制造商全稱:Altera Corporation 功能描述:Programmable Logic Device Family |
| EPM7032SLC4410 | 制造商:Altera Corporation 功能描述: |
| EPM7032SLC44-10 | 功能描述:IC MAX 7000 CPLD 32 44-PLCC RoHS:否 類別:集成電路 (IC) >> 嵌入式 - CPLD（復雜可編程邏輯器件） 系列:MAX® 7000 標準包裝:24 系列:CoolRunner II 可編程類型:系統(tǒng)內(nèi)可編程 最大延遲時間 tpd(1):7.1ns 電壓電源 - 內(nèi)部:1.7 V ~ 1.9 V 邏輯元件/邏輯塊數(shù)目:24 宏單元數(shù):384 門數(shù):9000 輸入/輸出數(shù):173 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:208-BFQFP 供應商設備封裝:208-PQFP（28x28） 包裝:托盤 |
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