參數(shù)資料
型號(hào)： EVAL-ADAU1966Z
廠(chǎng)商： Analog Devices Inc
文件頁(yè)數(shù)： 26/52頁(yè)
文件大?。?/td> 0K
描述： BOARD EVAL FOR ADAU1966
標(biāo)準(zhǔn)包裝： 1
DAC 的數(shù)量： 16
位數(shù)： 24
采樣率（每秒）： 192k
數(shù)據(jù)接口： I²S，串行，SPI?
DAC 型： 電壓
工作溫度： -40°C ~ 105°C
已供物品： 板
已用 IC / 零件： ADAU1966
ADAU1966
Data Sheet
Rev. D | Page 32 of 52
DAC CONTROL 1 REGISTER
Address: 0x07, Reset: 0x00, Name: DAC_CTRL1
Table 31. Bit Descriptions for DAC_CTRL1
Bits
Bit Name
Settings
Description
Reset
Access
7
BCLK_GEN
DBCLK Generation. When the PLL is locked to DLRCLK, it is possible to run
the ADAU1966 without an external DBCLK.
0x0
RW
0
Normal Operation—DBCLK
1
Internal DBCLK Generation
6
LRCLK_MODE
DLRCLK Mode Select. Only Valid for TDM modes.
0x0
RW
0
50% Duty Cycle DLRCLK
1
Pulse Mode
5
LRCLK_POL
DLRCLK Polarity. Allows the swapping of data between channels.
0x0
RW
0
Left/Odd channels are DLRCLK Low (Normal)
1
Left/Odd channels are DLRCLK High (Inverted)
4
SAI_MSB
MSB Position.
0x0
RW
0
MSB First DSDATA
1
LSB First DSDATA
2
BCLK_RATE
DBCLK Rate. Number of DBCLK cycles per DLRCLK Frame. Used only for
generating DBCLK in Master Mode operation (SAI_MS = 1).
0x0
RW
0
32 Cycles per Frame
1
16 Cycles per Frame
1
BCLK_EDGE
DBCLK Active Edge. Adjust the polarity of the DBCLK leading edge.
0x0
RW
0
Latch in Rising Edge
1
Latch in Falling Edge
0
SAI_MS
Serial Interface Master. Both DLRCLK and DBCLK become master when
enabled.
0x0
RW
0
DLRCLK/DBCLK Slave
1
DLRCLK/DBCLK Master
相關(guān)PDF資料
PDF描述
VI-J4N-EZ CONVERTER MOD DC/DC 18.5V 25W
AD680JRZ-REEL7 IC VREF SERIES PREC 2.5V 8-SOIC
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相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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