1-22 Revision 10 eX Timing Model Hardwired Clock External Setup = t
參數(shù)資料
型號(hào)： EX256-TQ100A
廠商： Microsemi SoC
文件頁(yè)數(shù)： 19/48頁(yè)
文件大?。?/td> 0K
描述： IC FPGA ANTIFUSE 12K 100-TQFP
標(biāo)準(zhǔn)包裝： 90
系列： EX
邏輯元件/單元數(shù)： 512
輸入/輸出數(shù)： 81
門數(shù)： 12000
電源電壓： 2.3 V ~ 2.7 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 125°C
封裝/外殼： 100-LQFP
供應(yīng)商設(shè)備封裝： 100-TQFP（14x14）
eX FPGA Architecture and Characteristics
1-22
Revision 10
eX Timing Model
Hardwired Clock
External Setup = tINYH + tIRD1 + tSUD – tHCKH
= 0.7 + 0.3 + 0.5 – 1.1 = 0.4 ns
Clock-to-Out (Pad-to-Pad), typical
= tHCKH + tRCO + tRD1 + tDHL
= 1.1 + 0.6 + 0.3 + 2.6 = 4.6 ns
Routed Clock
External Setup = tINYH + tIRD2 + tSUD – tRCKH
= 0.7 + 0.4 + 0.5 – 1.3= 0.3 ns
Clock-to-Out (Pad-to-Pad), typical
= tRCKH + tRCO + tRD1 + tDHL
= 1.3+ 0.6 + 0.3 + 2.6 = 4.8 ns
Note: Values shown for eX128–P, worst-case commercial conditions (5.0 V, 35 pF Pad Load).
Figure 1-14 eX Timing Model
Input Delays
Internal Delays
Predicted
Routing
Delays
Output Delays
I/O Module
t
INYH= 0.7 ns
t
IRD2 = 0.4 ns
t
IRD1 = 0.3 ns
Combinatorial
Cell
I/O Module
t
DHL = 2.6 ns
t
RD8 = 1.2 ns
t
RD4 = 0.7 ns
t
RD1 = 0.3 ns
t
PD = 0.7 ns
I/O Module
t
DHL = 2.6 ns
t
RD1 = 0.3 ns
t
RCO= 0.6 ns
I/O Module
t
INYH= 1.3 ns
t
ENZL= 1.9 ns
t
SUD = 0.5 ns
t
HD = 0.0 ns
t
SUD = 0.5 ns
t
HD = 0.0 ns
t
RCKH= 1.3 ns
(100% Load)
t
IRD1 = 0.3 ns
DQ
Register
Cell
Routed
Clock
t
RD1 = 0.3 ns
t
RCO= 0.6 ns
t
HCKH= 1.1 ns
DQ
Register
Cell
Hard-Wired
Clock
I/O Module
t
DHL = 2.6 ns
t
ENZL= 1.9 ns
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PDF描述
EX256-TQG100A IC FPGA ANTIFUSE 12K 100-TQFP
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