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參數(shù)資料
| 型號(hào)： | HI3197JCQ |
| 廠(chǎng)商： | HARRIS SEMICONDUCTOR |
| 元件分類(lèi)： | DAC |
| 英文描述： | 10-Bit, 125 MSPS D/A Converter |
| 中文描述： | PARALLEL, WORD INPUT LOADING, 10-BIT DAC, PQFP48 |
| 文件頁(yè)數(shù)： | 18/25頁(yè) |
| 文件大?。?/td> | 284K |
| 代理商： | HI3197JCQ |
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Block Diagram and Timing Charts
FIGURE 11A. BLOCK DIAGRAM (MUX.1A MODE)
FIGURE 11B. TIMING CHART (MUX.1A MODE)
FIGURE 11C. TIMING JUDGMENT POINTS
NOTE: In MUX.1A mode, Data A and Data B are internally multiplexed and then the resulting signal can be analog output. The frequency of the
clock is halved by the built-in clock frequency divider circuit and the CLK/2 can be output at TTL level (D1V201.~). CLK/2 can be reset by the reset
signal.
CLK
R
D
Q
Q
RESET
CLK/2
(INTERNAL)
INPUT LATCH A
LATCH
LATCH
INPUT LATCH B
MUX
LATCH
DAC
ANALOG OUT
DIV2OUT
DIV2IN
INPUT DATA A
INPUT DATA B
N$
N$
N
N + 2
N + 4
N$
N$
N + 1
N + 3
N + 5
CLK
t
S-RST
0
1
2
3
4
ACTIVE HIGH
ACTIVE LOW
t
D-DIV
N$
N$
N$
N$
N
N + 1
t
DO
RESET
CLK/2
DIV2OUT
INPUT DATA A
INPUT DATA B
(INTERNAL)
TO
DIV2IN
t
DO
5
2t-t
M
t
H
t
PD
t
PD (A)
t
PW0
t
PW1
t
M
t
H-RST
t
S
PECL
TTL
CLK
ANALOG
OUTPUT
2.0V
0.8V
2.0V
0.8V
t
DO
t
SET
±
1/2 LSB
±
1/2 LSB
HI3197
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| HI3197 | 10-Bit, 125 MSPS D/A Converter |
| HI3276JCQ | Small glass bead with axial leads |
| HI3338KIB | TVS 6.0V 300W UNI-DIR SOT-23 |
| HI3338KIP | TVS DUAL-UNI SGL-BI 300MW SOT-23 |
| HI3338 | 8-Bit, CMOS R2R D/A Converter |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| HI31C | 制造商:HSMC 制造商全稱(chēng):HSMC 功能描述:NPN EPITAXIAL PLANAR TRANSISTOR |
| HI-3200 | 制造商:HOLTIC 制造商全稱(chēng):Holt Integrated Circuits 功能描述:AVIONICS DATA MANAGEMENT ENGINE |
| HI-3200CQI | 制造商:HOLTIC 制造商全稱(chēng):Holt Integrated Circuits 功能描述:AVIONICS DATA MANAGEMENT ENGINE |
| HI-3200CQIF | 制造商:HOLTIC 制造商全稱(chēng):Holt Integrated Circuits 功能描述:AVIONICS DATA MANAGEMENT ENGINE |
| HI-3200CQM | 制造商:HOLTIC 制造商全稱(chēng):Holt Integrated Circuits 功能描述:AVIONICS DATA MANAGEMENT ENGINE |
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