參數(shù)資料
型號(hào): HM5425161B
廠商: Elpida Memory, Inc.
英文描述: 256M SSTL_2 interface DDR SDRAM 143 MHz/133 MHz/125 MHz/100 MHz 4-Mword 】 16-bit 】 4-bank/8-Mword 】 8-bit 】 4-bank/ 16-Mword 】 4-bit 】 4-bank
中文描述: 256M SSTL_2 DDR SDRAM的接口143 MHz/133 MHz/125 MHz/100 MHz的4 Mword】16位】4-bank/8-Mword】8位】4銀行/ 16 Mword】4位】4 -銀行
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代理商: HM5425161B
HM5425161B, HM5425801B, HM5425401B Series
Data Sheet E0086H20
50
AC Characteristics
(Ta = 0 to +70
C, V
CC
, V
CCQ
= 2.5 V ± 0.2 V, V
SS
, V
SSQ
= 0 V)
HM5425161B/HM542581B/HM5425401B
-75A
-75B
-10
Parameter
Symbol Min
Max
Min
Max
Min
Max
Unit
Notes
Clock cycle time
(
CAS
latency = 2)
(
CAS
latency = 2.5)
t
CK
t
CK
t
CH
t
CL
t
HP
7.5
12
10
12
10
12
ns
10
7
12
7.5
12
8
12
ns
Input clock high level time
0.45
0.55
0.45
0.55
0.45
0.55
t
CK
t
CK
t
CK
Input clock low level time
0.45
0.55
0.45
0.55
0.45
0.55
CLK half period
min
(t
CH
, t
CL
)
0.75
min
(t
CH
, t
CL
)
0.75
min
(t
CH
, t
CL
)
0.8
CLK to DQS skew
t
DQSCK
t
AC
t
DQSQ
t
QH
0.75
0.75
0.8
ns
2, 11
DATA to CLK skew
0.75
0.75
0.75
0.75
0.8
0.8
ns
2, 11
Dout to DQS skew
0.5
0.5
0.6
ns
3
DQ/DQS output skew
hold time
t
HP
t
QHS
t
HP
t
QHS
t
HP
t
QHS
t
CK
Data hold skew factor
t
QHS
t
DV
t
DQSV
t
RPRE
t
RPST
t
HZ
0.75
0.75
1.0
ns
Dout/DQS valid window
0.35
0.35
0.35
t
CK
t
CK
t
CK
t
CK
ns
DQS valid window
0.35
0.35
0.35
DQS read preamble
0.9
1.1
0.9
1.1
0.9
1.1
DQS read postamble
0.4
0.6
0.4
0.6
0.4
0.6
Dout-High impedance delay
from CLK/
CLK
0.75
0.75
0.75
0.75
0.8
0.8
5, 11
Dout-Low impedance delay
from CLK/
CLK
t
LZ
0.75
0.75
0.75
0.75
0.8
0.8
ns
6, 11
DQ and DM input pulse
width
t
DIPW
1.75
1.75
2
ns
7
Data and data mask to data
strobe setup time
t
DS
0.5
0.5
0.6
ns
8
Data and data mask to data
strobe hold time
t
DH
0.5
0.5
0.6
ns
8
Clock to DQS write
preamble setup time
t
WPRES
0
0
0
ns
Clock to DQS write
preamble hold time
t
WPREH
0.25
0.25
0.25
t
CK
DQS last edge to High-Z
time (DQS write postamble)
t
WPST
0.4
0.6
0.4
0.6
0.4
0.6
t
CK
9
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