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參數資料
| 型號： | ICS810001DK-21LF |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數： | 5/19頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK GEN SYNC VCXO DL 32VFQFN |
| 標準包裝： | 490 |
| 系列： | HiPerClockS™, FemtoClock™ |
| 類型： | 時鐘/頻率發(fā)生器，轉換器，抖動衰減器，多路復用器 |
| PLL： | 是 |
| 主要目的： | 視頻 |
| 輸入： | LVCMOS，LVTTL |
| 輸出： | LVCMOS，LVTTL |
| 電路數： | 1 |
| 比率 - 輸入:輸出： | 2:1 |
| 差分 - 輸入:輸出： | 無/無 |
| 頻率 - 最大： | 175MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 32-VFQFN 裸露焊盤 |
| 供應商設備封裝： | 32-VFQFPN 裸露焊盤（4x4） |
| 包裝： | 托盤 |
| 其它名稱： | 800-2276 ICS810001DK-21LF-ND |
ICS810001DK-21 REVISION B APRIL 13, 2010
13
2010 Integrated Device Technology, Inc.
ICS810001-21 Data Sheet
FEMTOCLOCK DUAL VCXO VIDEO PLL
Schematic Example
Figure 3 shows an example of the ICS810001-21 application
schematic. In this example, the device is operated at VDD = VDDX =
VDDO = VDDA= 3.3V. The decoupling capacitors should be located as
close as possible to the power pin. The input is driven by a 3.3V 17
LVCMOS driver. An optional 3-pole filter can also be used for
additional spur reduction. It is recommended that the loop filter
components be laid out for the 3-pole option. This will also allow the
2-pole filter to be used. For the LVCMOS output, a termination
example is shown in this schematic. For more termination
approaches, please refer to the LVCMOS Termination Application
Note.
Figure 3. ICS810001-21 Schematic Example
U1
810001-21 Schematic
LF1
1
LF0
2
ISET
3
VDD
4
nBP0
5
GND
6
CLK_SEL
7
CLK1
8
CL
K
0
9
V0
10
VD
D
11
MR
12
MF
13
V1
14
V2
15
V3
16
VDDA
17
VDDO
18
Q
19
GND
20
OE
21
nBP1
22
N1
23
N0
24
32
V
DDX
31
XT
A
L
_I
N
0
30
XT
A
L_
O
U
T
0
29
GN
D
28
XT
AL_
IN
1
27
XT
AL
_
O
U
T
1
26
XT
AL
_
SEL
VD
D
25
12pF
C8
.01uF
X1
VDD
Set Logic
Input to '0'
To Logic
Input
pins
Logic Control Input Examples
To Logic
Input
pins
Set Logic
Input to '1'
RU2
Not Install
RU1
1K
RD2
1K
RD1
Not Install
VDD
MR Control
VDDA
X2
Pin25
R6
TBD
Cp2
TBD
Cp1
TBD
Rs1
TBD
Cs1
TBD
LF1
3-pole loop filter example -
(optional)
LF0
VDD
Q1
Driv er_LVCMOS
Q2
Driv er_LVCMOS
Rs
150K
R1
33
R2
33
Pin18
Pin11
Pin4
Rset 2.21K
TL2
Zo = 50
TL1
Zo = 50
C5
.01uF
VDD
2-pole loop filter
C10
.01uF
C9
10uF
R3
10
VDD
C1spare
C2spare
C3 spare
C4 spare
Cs
.22uF
Cp
.001uF
C6
.01uF
VDDX
C12
.01uF
C11
10uF
R4
10
C7
.01uF
VDD
VDDX
VDD
VDDA
VDD
R5
33
TL3
Zo = 50
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