參數(shù)資料
型號： ICS844S42BKILFT
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 21/27頁
文件大?。?/td> 0K
描述： IC SYNTHESIZER RF FREQ 56-VFQFPN
標(biāo)準(zhǔn)包裝： 1,000
系列： HiPerClockS™
類型： 頻率合成器
PLL： 帶旁路
輸入： LVCMOS，LVTTL，晶體
輸出： LVDS，LVPECL
電路數(shù)： 1
比率 - 輸入:輸出： 2:2
差分 - 輸入:輸出： 無/是
頻率 - 最大： 2.592GHz
除法器/乘法器： 是/無
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 56-VFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 56-VFQFP-EP（8x8）
包裝： 帶卷 (TR)
其它名稱： 844S42BKILFT
ICS844S42BKI REVISION A FEBRUARY 21, 2012
3
2012 Integrated Device Technology, Inc.
ICS844S42I Data Sheet
DUAL OUTPUT RF FREQUENCY SYNTHESIZER
Table 1. Pin Descriptions
NOTE: Pullup and Pulldown refer to internal input resistors. See Table 2, Pin Characteristics, for typical values.
Number
Name
Type
Description
1, 7, 16, 27, 34,
35, 36, 37
GND
Power
Power supply ground.
2, 4, 29, 42, 43
nc
Unused
Do not connect.
3
nBYPASS
Input
Pulldown
PLL bypass. LVCMOS/LVTTL interface levels.
5, 14, 15, 28
VDD
Power
Digital power supply pins.
6
REF_CLK
Input
Pulldown
Single-ended reference clock input. LVCMOS/LVTTL interface levels.
8
REF_SEL
Input
Pullup
Reference select pin. LVCMOS/LVTTL interface levels.
9,
10
XTAL_IN
XTAL_OUT
Crystal oscillator interface. XTAL_IN is the input, XTAL_OUT is the output.
11
nMR
Input
Pullup
Master reset. nMR resets the I2C, output dividers and the LOCK_DT.
LVCMOS/LVTTL interface levels.
12
LOCK_DT
Output
Lock detect output. LVCMOS/LVTTL interface levels.
13
LEV_SEL
Input
Pulldown
Output level select (LVDS and LVPECL).
LVCMOS/LVTTL interface levels.
17
P
Input
Pullup
Parallel configuration of PLL pre-divider. LVCMOS/LVTTL interface levels.
18, 19, 20
NA0, NA1, NA2
Input
Pulldown
Parallel configuration of QA output dividers.
LVCMOS/LVTTL interface levels.
21, 22, 23
NB0, NB1, NB2
Input
Pulldown
Parallel configuration of QB output dividers.
LVCMOS/LVTTL interface levels.
24
SDA
I/O
Pullup
I2C data input/output pin.LVCMOS/LVTTL interface levels.
25
SCL
I/O
Pullup
I2C clock.LVCMOS/LVTTL interface levels.
26
nPLOAD
Input
Pulldown
Selects the programming interface. LVCMOS/LVTTL interface levels.
30, 31
VDDOB
Power
Bank B output power supply pins.
32, 33
nQB, QB
Output
QB differential clock output pair. LVPECL or LVDS interface levels.
38, 39
nQA, QA
Output
QA differential clock output pair. LVPECL or LVDS interface levels.
40, 41
VDDOA
Power
Bank A output power supply pins.
44, 48, 49,
50, 53
M0, M4, M5,
M6, M9
Input
Pullup
Parallel configuration of PLL feedback dividers.
LVCMOS/LVTTL interface levels.
45, 46, 47,
51, 52
M1, M2, M3,
M7, M8
Input
Pulldown
54, 55
ADR0, ADR1
Input
Pulldown
Bits 2 and 1 of the device I2C address. LVCMOS/LVTTL interface levels.
56
VDDA
Power
Internal PLL power supply pin.
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PDF描述
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