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參數(shù)資料
| 型號： | ICS932S202 |
| 英文描述： | Frequency Timing Generator for Differential PIIIType Dual-CPU Systems |
| 中文描述： | 頻率差分PIIIType雙CPU的系統(tǒng)時(shí)序發(fā)生器 |
| 文件頁數(shù)： | 11/14頁 |
| 文件大小： | 105K |
| 代理商： | ICS932S202 |
11
ICS932S202
0600A—08/04/03
Power Management Features:
Note:
1. LOW means outputs held static LOW as per latency requirement next page.
2. On means active.
3. PD# pulled Low, impacts all outputs including REF and 48 MHz outputs.
Power Management Requirements:
Note:
1. Clock on/off latency is defined in the number of rising edges of free running PCICLKs between the clock disable goes
low/high to the first valid clock comes out of the device.
2. Power up latency is when PWR_DWN# goes inactive (high to when the first valid clocks are dirven from the device.
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