- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄377240 > IDT5V9351PRI (INTEGRATED DEVICE TECHNOLOGY INC) LOW VOLTAGE PLL CLOCK DRIVER PDF資料下載
參數(shù)資料
| 型號： | IDT5V9351PRI |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 時鐘及定時 |
| 英文描述： | LOW VOLTAGE PLL CLOCK DRIVER |
| 中文描述： | PLL BASED CLOCK DRIVER, 9 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP32 |
| 封裝： | TQFP-32 |
| 文件頁數(shù)： | 7/10頁 |
| 文件大?。?/td> | 85K |
| 代理商： | IDT5V9351PRI |
INDUSTRIAL TEMPERATURE RANGE
IDT5V9351
LOW VOLTAGE PLL CLOCK DRIVER
7
AC ELECTRICAL CHARACTERISTICS
(1)
T
A
= -40°C to +85°C, V
CC
= 2.5V ± 5%
Symbol
Parameter
t
R
, t
F
Output Rise/Fall Time
V
PP
Peak-to-Peak Input Voltage
V
CMR
Common Mode Range
(2)
Conditions
0.6V to 1.8V
LVPECL
LVPECL
100-200 MHz
50-100 MHz
25-50 MHz
Min.
0.1
500
1.2
45
47.5
48.75
—
200
100
50
25
-100
0
—
—
—
—
—
—
Typ.
—
—
—
50
50
50
—
—
—
—
—
—
—
—
—
4 - 15
2 - 7
0.7 - 2
10
Max
1
1000
V
CC
- 0.6
55
52.5
51.75
150
400
200
100
50
100
300
12
12
—
—
—
22
Unit
ns
mV
V
t
PW
Output Duty Cycle
%
t
SK
(
O
)
f
VCO
Output to Output Skew
PLL VCO Lock Range
ps
MHz
÷
2 output
÷
4 output
÷
8 output
TCLK to FBIN
PECL_CLK to FBIN
f
MAX
MaximumOutput Frequency
MHz
t
PD
Input to FBIN Delay
ps
t
PLZ
, t
PHZ
t
PZL
, t
PZH
Output Disable Time
Output Enable Time
ns
ns
÷
2 feedback
÷
4 feedback
÷
8 feedback
-3db point of
PLL to transfer
characteristic
B
W
PLL Closed Loop Bandwidth
MHz
t
J
Cycle-to-Cycle Jitter
÷
4 feedback
(Single Output Frequency Configuration)
Period Jitter
÷
4 feedback
(Single Output Frequency Configuration)
I/O Phase Jitter
MaximumPLL Lock Time
RMS Value
ps
t
JIT
(
PER
)
RMS Value
—
8
15
ps
t
JIT
(
φ
)
t
LOCK
RMS Value
—
—
6 - 25
—
—
1
ps
ms
NOTES:
1. AC Characteristics apply for parallel output termnation of 50
to V
TT
.
2. V
CMR
(
AC
) is the crosspoint of the differential input signal. Normal AC operation is obtained when the crosspoint is within the V
CMR
range and the input swing lies within V
PP
(
AC
)
specifications.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT5V9351 | LOW VOLTAGE PLL CLOCK DRIVER |
| IDT5V9351PR | LOW VOLTAGE PLL CLOCK DRIVER |
| IDT5V9352 | 3.3V/2.5V PHASE-LOCK LOOP CLOCK DRIVER ZERO DELAY BUFFER |
| IDT5V9352PRI | 3.3V/2.5V PHASE-LOCK LOOP CLOCK DRIVER ZERO DELAY BUFFER |
| IDT5V9910A-7SOI | 3.3V LOW SKEW PLL CLOCK DRIVER TURBOCLOCK JR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| IDT5V9352PFGI | 功能描述:IC BUFFER ZD PLL CLK DVR 32-LQFP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 標(biāo)準包裝:1,000 系列:- 類型:時鐘/頻率合成器，扇出分配 PLL:- 輸入:- 輸出:- 電路數(shù):- 比率 - 輸入:輸出:- 差分 - 輸入:輸出:- 頻率 - 最大:- 除法器/乘法器:- 電源電壓:- 工作溫度:- 安裝類型:表面貼裝 封裝/外殼:56-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:56-VFQFP-EP（8x8） 包裝:帶卷 (TR) 其它名稱:844S012AKI-01LFT |
| IDT5V9352PFGI8 | 功能描述:IC BUFFER ZD PLL CLK DVR 32-LQFP RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 標(biāo)準包裝:1,000 系列:- 類型:時鐘/頻率合成器，扇出分配 PLL:- 輸入:- 輸出:- 電路數(shù):- 比率 - 輸入:輸出:- 差分 - 輸入:輸出:- 頻率 - 最大:- 除法器/乘法器:- 電源電壓:- 工作溫度:- 安裝類型:表面貼裝 封裝/外殼:56-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:56-VFQFP-EP（8x8） 包裝:帶卷 (TR) 其它名稱:844S012AKI-01LFT |
| IDT5V9855-003PFI | 制造商:INT_DEV_TECH 功能描述: |
| IDT5V9885ANLGI | 制造商:Integrated Device Technology Inc 功能描述: |
| IDT5V9885BNLGI | 功能描述:IC CLK GEN 3.3V EEPROM 28-VFQFPN RoHS:是 類別:集成電路 (IC) >> 時鐘/計時 - 時鐘發(fā)生器，PLL，頻率合成器 系列:- 標(biāo)準包裝:39 系列:- 類型:* PLL:帶旁路 輸入:時鐘 輸出:時鐘 電路數(shù):1 比率 - 輸入:輸出:1:10 差分 - 輸入:輸出:是/是 頻率 - 最大:170MHz 除法器/乘法器:無/無 電源電壓:2.375 V ~ 3.465 V 工作溫度:0°C ~ 70°C 安裝類型:* 封裝/外殼:* 供應(yīng)商設(shè)備封裝:* 包裝:* |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。