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參數(shù)資料
| 型號： | IDT82V2088BB |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | OCTAL CHANNEL T1/E1/J1 LONG HAUL/ SHORT HAUL LINE INTERFACE UNIT |
| 中文描述： | DATACOM, PCM TRANSCEIVER, PBGA208 |
| 封裝： | PLASTIC, BGA-208 |
| 文件頁數(shù)： | 8/375頁 |
| 文件大?。?/td> | 2430K |
| 代理商： | IDT82V2088BB |
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List of Tables
vi
October 7, 2003
List of Tables
Table 1: Operating Mode Selection ........................................................................................................................................................................... 12
Table 2: Related Bit / Register In Chapter 3.1 ........................................................................................................................................................... 12
Table 3: Impedance Matching Value For The Receiver ............................................................................................................................................. 13
Table 4: Related Bit / Register In Chapter 3.2 ........................................................................................................................................................... 14
Table 5: Related Bit / Register In Chapter 3.3 & Chapter 3.4 .................................................................................................................................... 15
Table 6: Criteria Of Speed Adjustment Start .............................................................................................................................................................. 16
Table 7: Related Bit / Register In Chapter 3.6 ........................................................................................................................................................... 16
Table 8: Excessive Zero Error Definition ................................................................................................................................................................... 17
Table 9: LOS Condition In T1/J1 Mode ...................................................................................................................................................................... 19
Table 10: LOS Condition In E1 Mode .......................................................................................................................................................................... 19
Table 11: Related Bit / Register In Chapter 3.7 ........................................................................................................................................................... 20
Table 12: The Structure of SF ..................................................................................................................................................................................... 21
Table 13: The Structure of ESF ................................................................................................................................................................................... 22
Table 14: The Structure of T1 DM ............................................................................................................................................................................... 23
Table 15: The Structure of SLC-96 .............................................................................................................................................................................. 24
Table 16: Interrupt Source In T1/J1 Frame Processor ................................................................................................................................................ 26
Table 17: Related Bit / Register In Chapter 3.8.1 ........................................................................................................................................................ 27
Table 18: The Structure Of TS0 In CRC Multi-Frame .................................................................................................................................................. 31
Table 19: FAS/NFAS Bit/Pattern Error Criteria ............................................................................................................................................................ 32
Table 20: Interrupt Source In E1 Frame Processor ..................................................................................................................................................... 34
Table 21: Related Bit / Register In Chapter 3.8.2 ........................................................................................................................................................ 35
Table 22: Monitored Events In T1/J1 Mode ................................................................................................................................................................. 36
Table 23: Related Bit / Register In Chapter 3.9.1 ........................................................................................................................................................ 37
Table 24: Monitored Events In E1 Mode ..................................................................................................................................................................... 38
Table 25: Related Bit / Register In Chapter 3.9.2 ........................................................................................................................................................ 39
Table 26: RED Alarm, Yellow Alarm & Blue Alarm Criteria ......................................................................................................................................... 40
Table 27: Related Bit / Register In Chapter 3.10.1 ...................................................................................................................................................... 41
Table 28: Related Bit / Register In Chapter 3.10.2 ...................................................................................................................................................... 42
Table 29: Related Bit / Register In Chapter 3.11.1 ...................................................................................................................................................... 43
Table 30: Interrupt Summarize In HDLC Mode ........................................................................................................................................................... 44
Table 31: Related Bit / Register In Chapter 3.11.2 ...................................................................................................................................................... 46
Table 32: Related Bit / Register In Chapter 3.12 ......................................................................................................................................................... 47
Table 33: Related Bit / Register In Chapter 3.13 ......................................................................................................................................................... 47
Table 34: Related Bit / Register In Chapter 3.14 ......................................................................................................................................................... 48
Table 35: Related Bit / Register In Chapter 3.15 ......................................................................................................................................................... 50
Table 36: A-Law Digital Milliwatt Pattern ..................................................................................................................................................................... 51
Table 37: μ-Law Digital Milliwatt Pattern ..................................................................................................................................................................... 51
Table 38: Related Bit / Register In Chapter 3.16 ......................................................................................................................................................... 52
Table 39: Operating Modes Selection In T1/J1 Receive Path ..................................................................................................................................... 53
Table 40: Operating Modes Selection In E1 Receive Path .......................................................................................................................................... 58
Table 41: Related Bit / Register In Chapter 3.17 ......................................................................................................................................................... 59
Table 42: Operating Modes Selection In T1/J1 Transmit Path .................................................................................................................................... 60
Table 43: Operating Modes Selection In E1 Transmit Path ......................................................................................................................................... 65
Table 44: Related Bit / Register In Chapter 3.18 ......................................................................................................................................................... 66
Table 45: Related Bit / Register In Chapter 3.19 ......................................................................................................................................................... 67
Table 46: Related Bit / Register In Chapter 3.20.1.1 ................................................................................................................................................... 69
Table 47: E1 Frame Generation .................................................................................................................................................................................. 70
Table 48: Control Over E Bits ...................................................................................................................................................................................... 70
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IDT82V2058DA | OCTAL E1 SHORT HAUL LINE INTERFACE UNIT |
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參數(shù)描述 |
|---|---|
| IDT82V2088BBG | 功能描述:IC LINE INTERFACE UNIT 208-PBGA RoHS:是 類別:集成電路 (IC) >> 接口 - 驅(qū)動器，接收器，收發(fā)器 系列:- 標(biāo)準(zhǔn)包裝:250 系列:- 類型:收發(fā)器 驅(qū)動器/接收器數(shù):2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-TSSOP 包裝:帶卷 (TR) |
| IDT82V2088DR | 功能描述:IC LIU T1/J1/E1 8CH 208-TQFP RoHS:否 類別:集成電路 (IC) >> 接口 - 驅(qū)動器，接收器，收發(fā)器 系列:- 標(biāo)準(zhǔn)包裝:250 系列:- 類型:收發(fā)器 驅(qū)動器/接收器數(shù):2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-TSSOP 包裝:帶卷 (TR) |
| IDT82V2088DRG | 功能描述:IC LIU T1/J1/E1 8CH 208-TQFP RoHS:是 類別:集成電路 (IC) >> 接口 - 驅(qū)動器，接收器，收發(fā)器 系列:- 標(biāo)準(zhǔn)包裝:250 系列:- 類型:收發(fā)器 驅(qū)動器/接收器數(shù):2/2 規(guī)程:RS232 電源電壓:3 V ~ 5.5 V 安裝類型:表面貼裝 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-TSSOP 包裝:帶卷 (TR) |
| IDT82V2108 | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:T1 / E1 / J1 OCTAL FRAMER |
| IDT82V2108BB | 功能描述:IC FRAMER T1/J1/E1 8CH 144-BGA RoHS:否 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標(biāo)準(zhǔn)包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A |
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