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參數(shù)資料
| 型號： | IDT82V2108PX |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 253/292頁 |
| 文件大小： | 0K |
| 描述： | IC FRAMER T1/J1/E1 8CH 128-PQFP |
| 標準包裝： | 11 |
| 控制器類型： | T1/E1/J1 調(diào)幀器 |
| 接口： | 并聯(lián) |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 電流 - 電源： | 160mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 128-PQFP（14x20） |
| 包裝： | 托盤 |
| 其它名稱： | 82V2108PX |
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Functional Description
53
March 5, 2009
Figure 34. T1/J1 Receive Multiplexed Mode - Functional Timing Example 2
3.11.2.4
Parity Check
In all the above modes except for the Receive Clock Slave Frac-
tional T1/J1 mode, if the RPRTYE (b0, T1/J1-002H) is logic 1, parity
check will be conducted over the bits in the previous frame and the
result is inserted into the F-bit on the RSDn/MRSD and RSSIGn/MRS-
SIG pins. The even parity or odd parity is chosen by the RPTYP (b1, T1/
J1-002H) and whether the F-bit is calculated or not is determined by the
PTY_EXTD (b3, T1/J1-002H).
3.11.2.5
Offset
When the system clock rate is 2.048MHz (in Receive Clock Slave
T1/J1 mode E1 rate mode) or 8.192MHz (in Receive Multiplexed mode),
channel offset and/or bit offset between RSCFS and the start of the cor-
responding frame on RSDn/MRSD (and RSSIGn/MRSSIG) can be con-
figured. Bit offset is disabled when the CMS (b4, T1/J1-078H) is logic 1.
The channel offset is configured in the TSOFF[6:0] (b6~0, T1/J1-
077H). The TSOFF[6:0] (b6~0, E1-013H) give a binary representation.
Enabled by the BOFF_EN (b3, T1/J1-078H), the bit offset is config-
ured in the BOFF[2:0] (b2~0, T1/J1-078H). The bit offset follows the
Concentration Highway Interface (CHI) specification (refer to Table 25).
The CET (clock edge transmit) is counted from the active edge of
RSCFS/MRSCFS (refer to the example in Figure 34). The pulse on
RSFSn/MRSFS and the signal on RSSIGn/MRSSIG (if it exists) are
aligned to RSDn/MRSD.
When the RSD_RSCFS_EDGE (b5, T1/J1-078H) is logic 0:
F
Framer1_CH1
45
6
12
3
8
7
F
P
8
7
B
A
D
C
P
D
C
P
F
Framer1_CH1
45
6
12
3
8
7
F
P
8
7
B
A
D
C
P
D
C
P
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
X
XX
MRSCCK
MRSCFS
MRSFS
MRSD
MRSSIG
MRSFS
MRSD
MRSSIG
The CMS (b4, T1/J1-078H) is logic 1, i.e., the bankplane clock rate is 16.384Mbit/s.
The RSCCKRISE(b0, T1/J1-003H) is logic 1 and the RSCFSFALL (b1, T1/J1-003H) is logic 1.
In this example, Framer1 to Frame4 are supposed to be multiplexed to one multiplexed bus.
The TSOFF[6:0] of Framer1 are set to 7'b0000000, the TSOFF[6:0] of Framer2 are set to 7'b0000001, the TSOFF[6:0] of Framer3
are set to 7'b0000010, the TSOFF[6:0] of Framer4 are set to 7'b0000011, the BOFF_EN of the four Framers are set to logic 0:
When the RSD_RSCFS_EDGE (b5, T1/J1-078H) is logic 1:
F-bit
Parity
bit
Framer1
F-bit
Parity
bit
Framer2
F-bit
Parity
bit
Framer3
Parity
bit
Framer4
F-bit
Parity
bit
Framer1
F-bit
Parity
bit
Framer2
F-bit
Parity
bit
Framer3
Parity
bit
Framer4
F-bit
(The 'X' represents the filled bits and has no meaning.)
Table 25: Receive System Interface Bit Offset
RSCFSFALL
(b1, T1/J1-003)
RSCCKRISE
(b0, T1/J1-003H)
BOFF[2:0] (b2~0, T1/J1-078H)
000
001
010
011
100
101
110
111
1
0
2
4
6
8
10
12
14
16
CET
1
3579
11
13
15
0
1
3579
11
13
15
0
1
2
4
6
8
10
12
14
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| IDT82V2108PXG8 | IC FRAMER T1/J1/E1 8CH 128-PQFP |
| IDT82V2108PX8 | IC FRAMER T1/J1/E1 8CH 128-PQFP |
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參數(shù)描述 |
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| IDT82V2108PXG | 功能描述:IC FRAMER T1/J1/E1 8CH 128-PQFP RoHS:是 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標準包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應(yīng)商設(shè)備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A |
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| IDT82V2604 | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:INVERSE MULTIPLEXING FOR ATM IDT82V2604 |
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