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參數(shù)資料
| 型號： | IDT82V2108PX |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 257/292頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FRAMER T1/J1/E1 8CH 128-PQFP |
| 標準包裝： | 11 |
| 控制器類型： | T1/E1/J1 調幀器 |
| 接口： | 并聯(lián) |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 電流 - 電源： | 160mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-BFQFP |
| 供應商設備封裝： | 128-PQFP（14x20） |
| 包裝： | 托盤 |
| 其它名稱： | 82V2108PX |
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Functional Description
57
March 5, 2009
3.13
TRANSMIT SYSTEM INTERFACE (TRSI)
The Transmit System Interface determines how to input the data
to the chip. The input data to the eight framers can be aligned with each
other or inputted independently. The timing clocks and framing pulses
can be provided by the system back-plane common to eight framers or
provided for eight framers individually. The Transmit System Interface
supports various configurations to meet various requirements in different
applications.
3.13.1
E1 MODE
In E1 mode, the Transmit System Interface can be set in Non-multi-
plexed Mode or Multiplexed Mode. In the Non-multiplexed Mode, the
TSDn pin is used to input the data to each framer at a bit rate of 2.048
Mb/s. While in the Multiplexed Mode, the data input to the eight framers
is byte-interleaved from two high speed data streams and inputs on the
MTSD1 and MTSD2 pins at a bit rate of 8.192 Mb/s.
In the Non-multiplexed Mode, if the timing signal for clocking data
on the TSDn pin is provided by the system side and shared by all eight
framers, the Transmit System Interface should be set in Transmit Clock
Slave mode. If the timing signal for clocking data on each TSDn pin is
provided from each line side (processed timing signal), the Transmit
System Interface should be set in Transmit Clock Master mode.
In the Non-multiplexed Mode, if there is a common framing pulse
provided by the system side for the eight framers, the Transmit System
Interface should be set in Transmit Clock Slave mode. If there is no com-
mon framing pulse, the Transmit System Interface should be set in
Transmit Clock Master mode.
In the Transmit Clock Slave mode, if the multi-function pin TSFSn/
TSSIGn is used to output the framing indication pulse, the Transmit Sys-
tem Interface is in Transmit Clock Slave TSFS Enable mode. If TSFSn/
TSSIGn is used to input the signaling bits to be inserted, the Transmit
System Interface is in Transmit Clock Slave External Signaling mode.
In the Transmit Clock Master mode, the multi-function pin TSFSn/
TSSIGn is used as TSFSn to input the framing indication pulse.
Table 26 summarizes the transmit system interface in different
operation modes. To set the transmit system interface of each framer
into various operation modes, the registers must be configured as
3.13.1.1
Transmit Clock Slave Mode
In the Transmit Clock Slave mode, the Transmit Side System Com-
mon Clock B (TSCCKB) is provided by the system side. It is used as a
common timing clock for all eight framers. The speed of TSCCKB can
be chosen by the CMS (b2, E1-018H) to be the same as the data to be
transmitted (2.048MHz), or twice the data (4.096MHz). The CMS (b2,
E1-018H) of the eight framers should be set to the same value. If the
speed of TSCCKB is twice the data to be transmitted, there will be two
active edges in one bit time. In this case, the COFF (b4, E1-01CH)
determines the active edge to sample the signal on the TSDn and
TSSIGn pins and the active edge to update the pulse on the TSFSn pin;
however, the pulse on TSCFS is always sampled on its first active edge.
In the Transmit Clock Slave mode, the Transmit Side System Com-
mon Clock A (TSCCKA) is provided by the system side. It is used as one
of the reference clocks for the transmit jitter attenuator DPLL for all eight
framers (refer to Chapter 3.20 Transmit Clock for details).
In the Transmit Clock Slave mode, the Transmit Side System Com-
mon Frame Pulse (TSCFS) is used as a common framing signal to align
the data streams for the eight framers. TSCFS is asserted on each
Basic Frame or Multi-Frame indicated by the FPTYP (b1, E1-019H). The
valid polarity is configured by the FPINV (b3, E1-019H).
In the Transmit Clock Slave mode, the bit rate on the TSDn pin is
2.048Mb/s.
The Transmit Clock Slave Mode includes two sub-modes: Transmit
Clock Slave TSFS Enable Mode and Transmit Clock Slave External Sig-
naling Mode.
Table 26: E1 Mode Transmit System Interface in Different Operation Modes
Operation Mode
Data Pin
Clock Pin
Framing Pin
Signaling Pin
Reference Clock Pin
Non-Multiplexed
Mode
Clock Slave Mode
TSFS Enable
TSDn
TSCCKB
TSCFS & TSFSn
No
TSCCKA
External Signaling
TSDn
TSCCKB
TSCFS
TSSIGn
TSCCKA
Clock Master Mode
TSDn
LTCKn
TSFSn
No
TSCCKA & TSCCKB
Multiplexed Mode
MTSD
MTSCCKB
MTSCFS
MTSSIG
TSCCKA
Table 27: Operation Mode Selection in E1 Transmit Path
RATE[1:0] (b1~0, E1-018H)
TSCKSLV (b5, E1-018H)
TSSIG_EN (b6, E1-003H)
Operation Mode
01
1
0
Transmit Clock Slave TSFS Enable
1
Transmit Clock Slave External Signaling
0
-
Transmit Clock Master
11(All the eight framers should be set)
1
Transmit Multiplexed
相關PDF資料 |
PDF描述 |
|---|---|
| VE-2TP-IX-S | CONVERTER MOD DC/DC 13.8V 75W |
| VE-2TN-IX-S | CONVERTER MOD DC/DC 18.5V 75W |
| PIC16LF1904-E/P | MCU 7KB FLASH 256B RAM 40PDIP |
| IDT82V2108PXG8 | IC FRAMER T1/J1/E1 8CH 128-PQFP |
| IDT82V2108PX8 | IC FRAMER T1/J1/E1 8CH 128-PQFP |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| IDT82V2108PXG8 | 功能描述:IC FRAMER T1/J1/E1 8CH 128-PQFP RoHS:是 類別:集成電路 (IC) >> 接口 - 控制器 系列:- 標準包裝:4,900 系列:- 控制器類型:USB 2.0 控制器 接口:串行 電源電壓:3 V ~ 3.6 V 電流 - 電源:135mA 工作溫度:0°C ~ 70°C 安裝類型:表面貼裝 封裝/外殼:36-VFQFN 裸露焊盤 供應商設備封裝:36-QFN（6x6） 包裝:* 其它名稱:Q6396337A |
| IDT82V2604 | 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:INVERSE MULTIPLEXING FOR ATM IDT82V2604 |
| IDT82V2604BB | 功能描述:IC INVERSE MUX 4CH ATM 208-BGA RoHS:否 類別:集成電路 (IC) >> 接口 - 專用 系列:- 標準包裝:3,000 系列:- 應用:PDA，便攜式音頻/視頻，智能電話 接口:I²C，2 線串口 電源電壓:1.65 V ~ 3.6 V 封裝/外殼:24-WQFN 裸露焊盤 供應商設備封裝:24-QFN 裸露焊盤（4x4） 包裝:帶卷 (TR) 安裝類型:表面貼裝 產(chǎn)品目錄頁面:1015 (CN2011-ZH PDF) 其它名稱:296-25223-2 |
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