77.76 MHz pat" />
參數(shù)資料
型號(hào)： IDT82V3280DQG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 104/171頁
文件大?。?/td> 0K
描述： IC PLL WAN SE STRATUM 2 100-TQFP
標(biāo)準(zhǔn)包裝： 1
類型： 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，PECL
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 14:9
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 100-TQFP-EP（14x14）
包裝： 托盤
其它名稱： 82V3280DQG
IDT82V3280
WAN PLL
Functional Description
38
December 9, 2008
3.11.5.2
T4 Path
The four paths for T4 DPLL output are as follows:
77.76 MHz path - outputs a 77.76 MHz clock;
16E1/16T1 path - outputs a 16E1 or 16T1 clock, as selected by
the IN_SONET_SDH bit;
GSM/GPS/16E1/16T1 path - outputs a GSM, GPS, 16E1 or
16T1 clock, as selected by the T4_GSM_GPS_16E1_16T1_
SEL[1:0] bits;
12E1/24T1/E3/T3 path - outputs a 12E1, 24T1, E3 or T3 clock,
as selected by the T4_12E1_24T1_E3_T3_SEL[1:0] bits.
T4 selected input clock is compared with a T4 DPLL output for DPLL
locking. The output can be derived from the 77.76 MHz path or the
16E1/16T1 path. In this case, the output path is automatically selected
and the output is automatically divided to get the same frequency as the
T4 selected input clock.
In addition, T4 selected input clock is compared with the T0 selected
input clock to get the phase difference between T0 and T4 selected input
clocks, as determined by the T4_TEST_T0_PH bit.
T4 DPLL outputs are provided for T0/T4 APLL or device output pro-
cess.
Table 22: Related Bit / Register in Chapter 3.11
Bit
Register
Address (Hex)
MULTI_PH_APP
PHASE_LOSS_COARSE_LIMIT_CNFG
5A *
T0_LIMT
T0_BW_OVERSHOOT_CNFG
59
PBO_EN
MON_SW_PBO_CNFG
0B
PBO_FREZ
PH_MON_PBO_EN
PHASE_MON_PBO_CNFG
78
PH_MON_EN
PH_TR_MON_LIMT[3:0]
PH_OFFSET_EN
PHASE_OFFSET[9:8]_CNFG
7B
PH_OFFSET[9:0]
PHASE_OFFSET[9:8]_CNFG, PHASE_OFFSET[7:0]_CNFG
7B, 7A
IN_SONET_SDH
INPUT_MODE_CNFG
09
T0_GSM_OBSAI_16E1_16T1_SEL[1:0]
T0_DPLL_APLL_PATH_CNFG
55
T0_12E1_24T1_E3_T3_SEL[1:0]
T4_GSM_GPS_16E1_16T1_SEL[1:0]
T4_DPLL_APLL_PATH_CNFG
60
T4_12E1_24T1_E3_T3_SEL[1:0]
T4_TEST_T0_PH
T4_INPUT_SEL_CNFG
51
T4_T0_SEL
T4_T0_REG_SEL_CNFG
07
Note: * The setting in the 5A register is either for T0 path or for T4 path, as determined by the T4_T0_SEL bit.
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PDF描述
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IDT82V3280DQG8 IC PLL WAN SE STRATUM 2 100-TQFP
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IDT82V3280EQG8 制造商:Integrated Device Technology Inc 功能描述:IC PLL WAN SE STRATUM 2 100TQFP
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