參數(shù)資料
型號： IDT82V3280DQG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 51/171頁
文件大?。?/td> 0K
描述： IC PLL WAN SE STRATUM 2 100-TQFP
標準包裝： 1
類型： 時鐘/頻率發(fā)生器，多路復(fù)用器
PLL： 是
主要目的： 以太網(wǎng)，SONET/SDH，Stratum
輸入： CMOS，LVDS，PECL
輸出： CMOS，LVDS，PECL
電路數(shù)： 1
比率 - 輸入:輸出： 14:9
差分 - 輸入:輸出： 是/是
頻率 - 最大： 622.08MHz
電源電壓： 3 V ~ 3.6 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 100-LQFP 裸露焊盤
供應(yīng)商設(shè)備封裝： 100-TQFP-EP（14x14）
包裝： 托盤
其它名稱： 82V3280DQG
IDT82V3280
WAN PLL
Programming Information
144
December 9, 2008
OUT9_FREQ_CNFG - Output Clock 9 Frequency Configuration & Output Clock 1 ~ 5 Invert Configuration
Address:73H
Type: Read / Write
Default Value: 01000000
Bit
Name
Description
7
OUT9_PATH_SEL
These bits select an input to OUT9.
0: The output of T4 DPLL 16E1/16T1 path. (default)
1: The output of T0 DPLL 16E1/16T1 path.
6
OUT9_EN
Refer to the description of the T4_INPUT_FAIL bit (b5, 73H).
5
T4_INPUT_FAIL
This bit, together with the OUT9_EN bit (b6, 73H), determines whether clock is enabled to output on OUT9.
4OUT5_INV
This bit determines whether the output on OUT5 is inverted.
0: Not inverted. (default)
1: Inverted.
3OUT4_INV
This bit determines whether the output on OUT4 is inverted.
0: Not inverted. (default)
1: Inverted.
2OUT3_INV
This bit determines whether the output on OUT3 is inverted.
0: Not inverted. (default)
1: Inverted.
1OUT2_INV
This bit determines whether the output on OUT2 is inverted.
0: Not inverted. (default)
1: Inverted.
0OUT1_INV
This bit determines whether the output on OUT1 is inverted.
0: Not inverted. (default)
1: Inverted.
76543210
OUT9_PATH_S
EL
OUT9_EN
T4_INPUT_FAI
L
OUT5_INV
OUT4_INV
OUT3_INV
OUT2_INV
OUT1_INV
OUT9_EN
T4_INPUT_FAIL
Output on OUT9
0
don’t-care
Output is disabled (output low).
1
0
Output is enabled. (default)
1
Output is enabled when the T4 selected input clock does not fail.
Output is disabled (output low) when the T4 selected input clock fails.
(Whether the T4 selected input clock is switched or not, as long as the T4 selected
input clock does not change to be invalid, the T4 selected input clock does not fail).
相關(guān)PDF資料
PDF描述
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IDT82V3280PFG8 IC PLL WAN SE STRATUM 2 100-TQFP
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IDT82V3280DQG8 IC PLL WAN SE STRATUM 2 100-TQFP
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參數(shù)描述
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