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參數(shù)資料
| 型號： | IDT82V3280DQG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 111/171頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL WAN SE STRATUM 2 100-TQFP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 時鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 14:9 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP-EP（14x14） |
| 包裝： | 托盤 |
| 其它名稱： | 82V3280DQG |
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IDT82V3280
WAN PLL
Functional Description
44
December 9, 2008
3.14
MASTER / SLAVE CONFIGURATION
Master / Slave configuration is only supported by the T0 path of the
device.
Two devices should be used together in order to:
Enable system protection against single chip failure;
Guarantee no service interrupt during system maintenance, such
as software or hardware upgrade.
Of the two devices, one is configured as the Master and the other is
configured as the Slave. The configuration is made by the MS/SL pin
and the MS_SL_CTRL bit (b0, 13H), as shown in Table 29:
In this application, all the output clocks derived from the T0 selected
input clock and the frame sync output signals from the two devices are
at the same frequency offset and phase. Refer to Chapter 3.13.2 Frame
SYNC Output Signals for details.
The difference between the Master and the Slave is: in the Master,
the IN11 should not be selected by the T0 DPLL; in the Slave, the follow-
ing functions are automatically forced:
The T0 selected input clock is IN11;
T0 PBO is disabled;
T0 DPLL operates at the acquisition bandwidth and damping fac-
tor;
EX_SYNC1 is used for synchronization;
T0 DPLL operates in Locked mode.
In the Slave, the corresponding registers of the above forced func-
tions can still be configured, but their configuration does not take any
effect. The frequency of the T0 selected input clock IN11 is recom-
mended to be 6.48 MHz.
Figure 13. Physical Connection Between Two Devices
Table 29: Device Master / Slave Control
Master / Slave Control
Result
MS/SL pin
MS_SL_CTRL Bit
High
0Master
1Slave
Low
0Slave
1Master
MS/SL
one output
clock
Hardware
control
IN1
IN10
IN14
IN11
.
one output
frame sync
signal
OUT1
OUT2
FRSYNC_8K/
MFRSYNC_2K
OUT7
.
MS/SL
IN1
IN10
IN14
IN11
.
OUT1
OUT2
FRSYNC_8K/
MFRSYNC_2K
OUT7
.
Backplane connections
EX_SYNC1
Chip A
Backplane
Chip B
.
IN12
one output
clock
one output
frame sync
signal
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