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參數(shù)資料
| 型號： | IDT82V3288 |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | WAN PLL |
| 中文描述： | 廣域網(wǎng)鎖相環(huán) |
| 文件頁數(shù)： | 164/170頁 |
| 文件大?。?/td> | 1053K |
| 代理商： | IDT82V3288 |
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IDT82V3288
WAN PLL
Electrical Specifications
164
June 22, 2006
9.6
INPUT / OUTPUT CLOCK TIMING
The inputs and outputs are aligned ideally. But due to the circuit delays, there is delay between the inputs and outputs.
Figure 37. Input / Output Clock Timing
Table 63: Input/Output Clock Timing
3
Symbol
Typical Delay
1
(ns)
Peak to Peak Delay Variation
2
(ns)
t
1
t
2
t
3
t
4
t
5
t
6
4
1
1
2
1.6
1.6
1.6
1.6
1.6
1.6
1.4
3
Note:
1.
Typical delay provided as reference only.
2. ‘Peak to Peak Delay Variation’ is the delay variation that is guaranteed not to be exceeded for IN11 in Master/Slave operation and for any other input in line card operation mode.
3. Tested when IN11 is selected.
8 kHz Input Clock
8 kHz Output Clock
6.48 MHz Input Clock
6.48 MHz Output Clock
19.44 MHz Input Clock
19.44 MHz Output Clock
25.92 MHz Input Clock
25.92 MHz Output Clock
38.88 MHz Input Clock
38.88 MHz Output Clock
51.84 MHz Input Clock
51.84 MHz Output Clock
t
1
t
2
t
3
t
4
t
5
t
6
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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