參數(shù)資料
型號: IDT82V3288
廠商: Integrated Device Technology, Inc.
英文描述: WAN PLL
中文描述: 廣域網(wǎng)鎖相環(huán)
文件頁數(shù): 54/170頁
文件大小: 1053K
代理商: IDT82V3288
IDT82V3288
WAN PLL
Microprocessor Interface
54
June 22, 2006
5.3
INTEL MODE
Figure 19. Intel Read Timing Diagram
Table 36: Read Timing Characteristics in Intel Mode
Symbol
Parameter
Min
Typ
Max
Unit
T
t
in
t
out
t
su1
t
su2
t
d1
t
d2
t
d4
t
d5
t
d6
t
pw1
t
pw2
t
h1
t
h2
t
h3
One cycle time of the master clock
Delay of input pad
12.86
5
ns
ns
Delay of output pad
Valid address to valid
CS
setup time
Valid
CS
to valid
RD
setup time
Valid
RD
to valid data delay time
Valid
CS
to valid RDY delay time
RD
rising edge to AD[7:0] high impedance delay time
RD
rising edge to RDY low delay time
CS
rising edge to RDY release delay time
Valid
RD
pulse width low
5
ns
0
ns
0
ns
3.5T + 10
ns
13
ns
10
ns
13
ns
13
ns
4.5T + 10
*
4.5T + 10
ns
Valid RDY pulse width low
Valid address after
RD
rising edge hold time
Valid
CS
after
RD
rising edge hold time
Valid
RD
after RDY rising edge hold time
Time between consecutive Read-Read or Read-Write accesses
(
RD
rising edge to
RD
falling edge, or
RD
rising edge to
WR
falling edge)
ns
0
ns
0
ns
0
ns
t
TI
>T
ns
Note:
*
Timing with RDY. If RDY is not used, t
pw1
is 3.5T + 10.
CS
WR
AD[7:0]
RDY
A[6:0]
address
High-Z
High-Z
t
su1
t
h1
t
d4
t
d1
t
d2
t
d5
t
su2
t
pw1
t
h2
RD
data
t
h3
t
pw2
t
d6
High-Z
High-Z
相關(guān)PDF資料
PDF描述
IDT82V3288BC WAN PLL
IDT82V3288BCG WAN PLL
IDT85304-01 LOW SKEW, 1-TO-5 DIFFERENTIAL-TO-3.3V LVPECL FANOUT BUFFER
IDT85304 LOW SKEW, 1-TO-5 DIFFERENTIAL-TO-3.3V LVPECL FANOUT BUFFER
IDT88P8344 SPI EXCHANGE 4 x SPI-3 TO SPI-4 Issue 1.0
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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