參數(shù)資料
型號： IDT82V3288BC
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 通信及網(wǎng)絡(luò)
英文描述： WAN PLL
中文描述： SPECIALTY TELECOM CIRCUIT, PBGA208
封裝： PLASTIC, CABGA-208
文件頁數(shù)： 145/170頁
文件大?。?/td> 1053K
代理商： IDT82V3288BC
IDT82V3288
WAN PLL
Programming Information
145
June 22, 2006
OUT8_FREQ_CNFG - Output Clock 8 Frequency Configuration & Output Clock 6, 7 & 9 Invert Configuration
Address:72H
Type: Read / Write
Default Value: 01000000
Bit
Name
Description
7
OUT8_PATH_SEL
These bits select an input to OUT8.
0: The output of T4 DPLL 77.76 MHz path. (default)
1: The output of T0 DPLL 77.76 MHz path.
Refer to the description of the T4_INPUT_FAIL bit (b5, 72H).
This bit, together with the OUT8_EN bit (b6, 72H), determines whether a clock is enabled to be output on OUT8.
6
OUT8_EN
5
T4_INPUT_FAIL
4
AMI_OUT_DUTY
This bit determines the duty cycle of the output on OUT8.
0: 50:50. (default)
1: 5:8.
This bit determines the frequency of the output on OUT8.
0: 64 kHz + 8 kHz. (default)
1: 64 kHz + 8 kHz + 0.4 kHz.
This bit determines whether the output on OUT9 is inverted.
0: Not inverted. (default)
1: Inverted.
This bit determines whether the output on OUT7 is inverted.
0: Not inverted. (default)
1: Inverted.
This bit determines whether the output on OUT6 is inverted.
0: Not inverted. (default)
1: Inverted.
3
400HZ_SEL
2
OUT9_INV
1
OUT7_INV
0
OUT6_INV
7
6
5
4
3
2
1
0
OUT8_PATH_S
EL
OUT8_EN
T4_INPUT_FAI
L
AMI_OUT_DUT
Y
400HZ_SEL
OUT9_INV
OUT7_INV
OUT6_INV
OUT8_EN T4_INPUT_FAIL
Output on OUT8
0
don’t-care
0
Output is disabled (output low).
Output is enabled. (default)
1
1
Output is enabled when the T4 selected input clock does not fail.
Output is disabled (output low) when the T4 selected input clock fails.
相關(guān)PDF資料
PDF描述
IDT82V3288BCG WAN PLL
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參數(shù)描述
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