參數(shù)資料
型號： IDT82V3288BC
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 通信及網(wǎng)絡
英文描述： WAN PLL
中文描述： SPECIALTY TELECOM CIRCUIT, PBGA208
封裝： PLASTIC, CABGA-208
文件頁數(shù)： 79/170頁
文件大小： 1053K
代理商： IDT82V3288BC
IDT82V3288
WAN PLL
Programming Information
79
June 22, 2006
INTERRUPTS1_ENABLE_CNFG - Interrupt Control 1
INTERRUPTS2_ENABLE_CNFG - Interrupt Control 2
Address: 10H
Type: Read / Write
Default Value: 00000000
Bit
Name
Description
7 - 0
INn
This bit controls whether the interrupt is enabled to be reported on the INT_REQ pin when the input clock validity changes (from
‘valid’ to ‘invalid’ or from ‘invalid’ to ‘valid’), i.e., when the corresponding INn bit (b7~0, 0DH) is ‘1’. Here n is any one of 8 to 1.
0: Disabled. (default)
1: Enabled.
Address: 11H
Type: Read / Write
Default Value: 00000000
Bit
Name
Description
7
T0_OPERATING_MODE
This bit controls whether the interrupt is enabled to be reported on the INT_REQ pin when the T0 DPLL operating mode
switches, i.e., when the T0_OPERATING_MODE bit (b7, 0EH) is ‘1’.
0: Disabled. (default)
1: Enabled.
This bit controls whether the interrupt is enabled to be reported on the INT_REQ pin when the T0 selected input clock
has failed; i.e., when the T0_MAIN_REF_FAILED bit (b6, 0EH) is ‘1’.
0: Disabled. (default)
1: Enabled.
This bit controls whether the interrupt is enabled to be reported on the INT_REQ pin when the input clock validity
changes (from ‘valid’ to ‘invalid’ or from ‘invalid’ to ‘valid’), i.e., when the corresponding INn bit (b5~0, 0EH) is ‘1’. Here n
is any one of 14 to 9.
0: Disabled. (default)
1: Enabled.
6
T0_MAIN_REF_FAILED
5 - 0
INn
7
6
5
4
3
2
1
0
IN8
IN7
IN6
IN5
IN4
IN3
IN2
IN1
7
6
5
4
3
2
1
0
T0_OPERATING
_MODE
T0_MAIN_REF_F
AILED
IN14
IN13
IN12
IN11
IN10
IN9
相關PDF資料
PDF描述
IDT82V3288BCG WAN PLL
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IDT85304 LOW SKEW, 1-TO-5 DIFFERENTIAL-TO-3.3V LVPECL FANOUT BUFFER
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IDT88P8344BHGI SPI EXCHANGE 4 x SPI-3 TO SPI-4 Issue 1.0
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參數(shù)描述
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