參數(shù)資料
型號(hào)： IDT82V3288BCG
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 通信及網(wǎng)絡(luò)
英文描述： WAN PLL
中文描述： SPECIALTY TELECOM CIRCUIT, PBGA208
封裝： GREEN, PLASTIC, CABGA-208
文件頁數(shù)： 55/170頁
文件大?。?/td> 1053K
代理商： IDT82V3288BCG
IDT82V3288
WAN PLL
Microprocessor Interface
55
June 22, 2006
Figure 20. Intel Write Timing Diagram
Table 37: Write Timing Characteristics in Intel Mode
Symbol
Parameter
Min
Typ
Max
Unit
T
t
in
t
out
t
su1
t
su2
t
su3
t
d2
t
d5
t
d6
t
pw1
t
pw2
t
h1
t
h2
t
h3
t
h4
One cycle time of the master clock
Delay of input pad
12.86
5
ns
ns
Delay of output pad
Valid address to valid
CS
setup time
Valid
CS
to valid
WR
setup time
Valid data before
WR
rising edge setup time
Valid
CS
to valid RDY delay time
WR
rising edge to RDY low delay time
CS
rising edge to RDY release delay time
Valid
WR
pulse width low
5
ns
0
ns
0
ns
3
ns
13
ns
13
ns
13
ns
1.5T + 10
ns
Valid RDY pulse width low
Valid address after
WR
rising edge hold time
Valid
CS
after
WR
rising edge hold time
Valid
WR
after RDY rising edge hold time
Valid data after
WR
rising edge hold time
Time between consecutive Write-Read or Write-Write accesses
(
WR
rising edge to
WR
falling edge, or
WR
rising edge to
RD
falling edge)
1.5T + 10
ns
0
ns
0
ns
0
ns
9
ns
t
TI
>7T
ns
t
su2
CS
WR
AD[7:0]
A[6:0]
t
h1
RD
address
t
su1
t
pw1
t
h2
data
t
su3
t
h4
RDY
High-Z
High-Z
t
d2
t
pw2
t
h3
t
d5
t
d6
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