參數(shù)資料
型號(hào)： ISP1161BM
廠商： NXP SEMICONDUCTORS
元件分類： 總線控制器
英文描述： Full-speed Universal Serial Bus single-chip host and device controller
中文描述： UNIVERSAL SERIAL BUS CONTROLLER, PQFP64
封裝： 7 X 7 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-414-1, LQFP-64
文件頁數(shù)： 111/127頁
文件大?。?/td> 2762K
代理商： ISP1161BM
Philips Semiconductors
ISP1161
Full-speed USB single-chip host and device controller
Product data
Rev. 01 — 3 July 2001
111 of 130
9397 750 08313
Philips Electronics N.V. 2001. All rights reserved.
20.2 Parallel I/O timing
Table 116:Dynamic characteristics: parallel interface timing
Symbol
Parameter
Conditions
16-bit bus
Min
Unit
Max
Read timing
t
SHSL
t
SLRL
t
RHSH
t
RL
t
RHRL
t
RC
t
RHDZ
t
RLDV
Write timing
t
WL
t
WHWL
t
WC
t
SLWL
t
WHSH
t
WDSU
t
WDH
first RD/WR after CMD
CS LOW to RD LOW
RD HIGH to CS HIGH
RD LOW pulse width
RD HIGH to next RD LOW
RD cycle
RD data hold time
RD LOW to data valid
300
0
0
33
110
143
3
32
-
-
-
-
-
-
-
-
ns
ns
ns
ns
ns
ns
ns
ns
WR LOW pulse width
WR HIGH to next WR LOW
WR cycle
CS LOW to WR LOW
WR HIGH to CS HIGH
WR data setup time
WR data hold time
26
110
136
0
0
5
8
-
-
-
-
-
-
-
ns
ns
ns
ns
ns
ns
Fig 45. 16-bit microprocessor parallel I/O interface timing.
MGT969
A0
D[15:0]
D[15:0]
WR
RD
CS
data
valid
data
valid
data
valid
data
valid
data
valid
data
valid
data
valid
data
valid
data
valid
tSHSL
tRL
tRHRL
tRLDV
tWL
tWHWL
tWDH
tWDSU
tRC
tWC
tRHDZ
tSLRL
tRHSH
tSLWL
tWHSH
相關(guān)PDF資料
PDF描述
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ISP1181ADGG Full-speed Universal Serial Bus peripheral controller
ISP1181B Full-speed Universal Serial Bus peripheral controller
ISP1181BBS Full-speed Universal Serial Bus peripheral controller
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參數(shù)描述
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