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參數(shù)資料
| 型號： | ISPLSI 5512VE-80LF388I |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 25/25頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLD ISP 256I/O 12NS 388FPBGA |
| 標準包裝： | 60 |
| 系列： | ispLSI® 5000VE |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時間 tpd(1)： | 12.0ns |
| 電壓電源 - 內(nèi)部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數(shù)目： | 16 |
| 宏單元數(shù)： | 512 |
| 門數(shù)： | 24000 |
| 輸入/輸出數(shù)： | 256 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 388-BBGA |
| 供應商設備封裝： | 388-FPBGA（23x23） |
| 包裝： | 托盤 |
| 其它名稱： | ISPLSI5512VE-80LF388I |
Specifications ispLSI 5512VE
9
Figure 6. Boundary Scan Register Circuit for I/O Pins
Figure 7. Boundary Scan Register Circuit for Input-Only Pins
Normal
Function
OE
EXTEST
Update DR
SCANOUT
(to next cell)
Clock DR
SCANIN
(from previous
cell)
Shift DR
Normal
Function
TOE
DQ
D
1
0
1
0
1
0
Q
DQ
I/O Pin
Reset
BSCAN
Registers
BSCAN
Latches
HIGHZ
0
PROG_MODE
EXTEST
1
0
1
SCANOUT
(to next cell)
Clock DR
SCANIN
(from previous
cell)
Shift DR
DQ
Input Pin
0
1
相關PDF資料 |
PDF描述 |
|---|---|
| ISPLSI 5512VE-100LF388 | IC PLD ISP 256I/O 10NS 388FPBGA |
| VE-2VY-CX-F4 | CONVERTER MOD DC/DC 3.3V 49.5W |
| VE-B4D-CY-F3 | CONVERTER MOD DC/DC 85V 50W |
| GSC44DRAI | CONN EDGECARD 88POS R/A .100 SLD |
| ATF1508AS-10JI84 | IC CPLD 10NS 84PLCC |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| ISPLSI5512VE-80LF388I | 功能描述:CPLD - 復雜可編程邏輯器件 RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| ISPLSI81080V-125LB272 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| ISPLSI81080V-125LB492 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| ISPLSI81080V-60LB272 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| ISPLSI81080V-60LB272I | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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