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參數(shù)資料
| 型號(hào)： | IV80C32XXX-36 |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 36 MHz, MICROCONTROLLER, PQFP44 |
| 封裝： | 1.40 MM HEIGHT, VQFP-44 |
| 文件頁數(shù)： | 17/344頁 |
| 文件大?。?/td> | 4745K |
| 代理商： | IV80C32XXX-36 |
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113
AT90PWM216/316 [DATASHEET]
7710H–AVR–07/2013
opposite logic values. If OCR1A is used to define the TOP value (WGM13:0 = 9) and COM1A1:0 = 1, the OC1A
output will toggle with a 50% duty cycle.
14.9
Timer/Counter Timing Diagrams
The Timer/Counter is a synchronous design and the timer clock (clk
Tn) is therefore shown as a clock enable signal
in the following figures. The figures include information on when Interrupt Flags are set, and when the OCRnx Reg-
ister is updated with the OCRnx buffer value (only for modes utilizing double buffering). Figure 14-10 shows a
timing diagram for the setting of OCFnx.
Figure 14-10. Timer/Counter Timing Diagram, Setting of OCFnx, no Prescaling
Figure 14-11 shows the same timing data, but with the prescaler enabled.
Figure 14-11. Timer/Counter Timing Diagram, Setting of OCFnx, with Prescaler (f
clk_I/O/8)
Figure 14-12 shows the count sequence close to TOP in various modes. When using phase and frequency correct
PWM mode the OCRnx Register is updated at BOTTOM. The timing diagrams will be the same, but TOP should
be replaced by BOTTOM, TOP-1 by BOTTOM+1 and so on. The same renaming applies for modes that set the
TOVn Flag at BOTTOM.
clk
Tn
(clk
I/O/1)
OCFnx
clk
I/O
OCRnx
TCNTn
OCRnx Value
OCRnx - 1
OCRnx
OCRnx + 1
OCRnx + 2
OCFnx
OCRnx
TCNTn
OCRnx Value
OCRnx - 1
OCRnx
OCRnx + 1
OCRnx + 2
clk
I/O
clk
Tn
(clk
I/O/8)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| IF180C52CXXX-20R | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, PQFP44 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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