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參數(shù)資料
| 型號(hào)： | LC5512MV-45Q208C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁(yè)數(shù)： | 37/99頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC XPLD 512MC 4.5NS 208PQFP |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | ispXPLD® 5000MV |
| 可編程類型： | 系統(tǒng)內(nèi)可編程 |
| 最大延遲時(shí)間 tpd(1)： | 4.5ns |
| 電壓電源 - 內(nèi)部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數(shù)目： | 16 |
| 宏單元數(shù)： | 512 |
| 輸入/輸出數(shù)： | 149 |
| 工作溫度： | 0°C ~ 90°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-PQFP（28x28） |
| 包裝： | 托盤 |
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Lattice Semiconductor
ispXPLD 5000MX Family Data Sheet
38
tPDPRWH
R/W Hold time after
Clock Time
—
-0.01
—
-0.01
—
-0.01
—
-0.01
—
-0.01
—
ns
tPDPDATAS
Data Setup before
Clock Time
—
-0.27
—
-0.27
—
-0.22
—
-0.22
—
-0.21
—
ns
tPDPDATAH
Data Hold time after
Clock Time
—
-0.01
—
-0.01
—
-0.01
—
-0.01
—
-0.01
—
ns
tPDPRCLKO
Read Clock to
Output Delay
—
5.08
—
5.02
—
5.66
—
5.45
—
8.54
ns
tPDPCLKSKEW
Opposite Clock
Cycle Delay
—
1.40
—
1.40
—
1.76
—
1.76
—
1.83
—
ns
tPDPRSTO
Reset to RAM
Output Delay
—
3.30
—
3.30
—
4.13
—
4.13
—
4.29
ns
tPDPRSTR
Reset Recovery
Time
—
1.20
—
1.20
—
1.50
—
1.50
—
1.56
—
ns
tPDPRSTPW
Reset Pulse Width
—
0.14
—
0.14
—
0.18
—
0.18
—
0.19
—
ns
Dual Port RAM
tDPMSAS
Memory Select A
Setup Before R/W A
Time
—
-0.27
—
-0.27
—
-0.27
—
-0.27
—
-0.21
—
ns
tDPMSAH
Memory Select
Hold time after R/W
A Time
—
-0.01
—
-0.01
—
-0.01
—
-0.01
—
-0.01
—
ns
tDPCEAS
Clock Enable A
Setup before Clock
A Time
—
3.72
—
3.72
—
3.72
—
3.72
—
4.84
—
ns
tDPCEAH
Clock Enable A
Hold time after
Clock A Time
—
-2.95
—
-2.95
—
-2.95
—
-2.95
—
-2.27
—
ns
tDPADDAS
Address A Setup
before Clock A Time
—
-0.27
—
-0.27
—
-0.27
—
-0.27
—
-0.21
—
ns
tDPADDAH
Address A Hold
time after Clock A
Time
—
-0.01
—
-0.01
—
-0.01
—
-0.01
—
-0.01
—
ns
tDPRWAS
R/W A Setup before
Clock A Time
—
-0.27
—
-0.27
—
-0.27
—
-0.27
—
-0.21
—
ns
tDPRWAH
R/W A Hold time
after Clock A Time
—
-0.01
—
-0.01
—
-0.01
—
-0.01
—
-0.01
—
ns
tDPDATAAS
Write Data A Setup
before Clock A Time
—
-0.27
—
-0.27
—
-0.27
—
-0.27
—
-0.21
—
ns
tDPDATAAH
Write Data A Hold
time after Clock A
Time
—
-0.01
—
-0.01
—
-0.01
—
-0.01
—
-0.01
—
ns
tDPMSBS
Memory Select B
Setup Before R/W B
Time
—
-0.27
—
-0.27
—
-0.27
—
-0.27
—
-0.21
—
ns
tDPMSBH
Memory Select
Hold time after R/W
B Time
—
-0.01
—
-0.01
—
-0.01
—
-0.01
—
-0.01
—
ns
ispXPLD 5000MX Family Internal Switching Characteristics (Continued)
Over Recommended Operating Conditions
Parameter
Description
Base
Parameter
-4
-45
-5
-52
-75
Units
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
SELECT
DEVICES
DISCONTINUED
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| VE-BTM-CY-F1 | CONVERTER MOD DC/DC 10V 50W |
| VE-BT1-CY-F4 | CONVERTER MOD DC/DC 12V 50W |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| LC5512MV-45Q256C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family |
| LC5512MV-45Q256I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family |
| LC5512MV-45Q484C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family |
| LC5512MV-45Q484I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:3.3V, 2.5V and 1.8V In-System Programmable eXpanded Programmable Logic Device XPLD⑩ Family |
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