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參數資料
| 型號： | LC5512MV-75QN208I |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數： | 11/99頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CPLD 512MACROCELLS 208PQFP |
| 標準包裝： | 1 |
| 系列： | ispXPLD® 5000MV |
| 可編程類型： | 系統(tǒng)內可編程 |
| 最大延遲時間 tpd(1)： | 7.5ns |
| 電壓電源 - 內部： | 3 V ~ 3.6 V |
| 邏輯元件/邏輯塊數目： | 16 |
| 宏單元數： | 512 |
| 輸入/輸出數： | 149 |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 208-BFQFP |
| 供應商設備封裝： | 208-PQFP（28x28） |
| 包裝： | 托盤 |
| 其它名稱： | 220-2620 LC5512MV-75QN208I-ND |
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Lattice Semiconductor
ispXPLD 5000MX Family Data Sheet
15
Clock Distribution
The ispXPLD 5000MX family has four dedicated clock input pins: GCLK0-GCLK3. GLCK0 and GCLK3 can be
routed through a PLL circuit or routed directly to the internal clock nets. The internal clock nets (CLK0-CLK3) are
directly related to the dedicated clock pins (see Secondary Clock Divider exception when using the sysCLOCK cir-
cuit). These feed the registers in the MFBs. Note at each register there is the option of inverting the clock if
required. Figure 14 shows the clock distribution network.
Figure 14. Clock Distribution Network
sysCLOCK PLL
The sysCLOCK PLL circuitry consists of Phase-Lock Loops (PLLs) and the various dividers, reset and feedback
signals associated with the PLLs. This feature gives the user the ability to synthesize clock frequencies and gener-
ate multiple clock signals for routing within the device. Furthermore, it can generate clock signals that are de-
skewed either at the board level or the device level.
The ispXPLD 5000MX devices provide two PLL circuits. PLL0 receives its clock inputs from GCLK 0 and provides
outputs to CLK 0 (CLK 1 when using the secondary clock). PLL1 operates with signals from GCLK 3 and CLK 3
(CLK 2 when using the secondary clock). The optional outputs CLK_OUT can be routed to an I/O pin. The optional
PLL_LOCK output is routed into the GRP. The optional input PLL_RST can be routed either from the GRP or
directly from an I/O pin. The optional PLL_FBK into can be routed directly from a pin. Figure 15 shows the ispXPLD
5000MX PLL block diagram. Figure 16 shows the connection of optional inputs and outputs.
sysCLOCK PLLs
Global Clock Routing
Clock Net
PLL0
CLK_OUT0
SEC_OUT0
VREF0
CLK0
CLK1
GCLK0
GCLK1
I/O/CLK_OUT0
Clock Net
PLL1
CLK_OUT1
SEC_OUT1
CLK3
CLK2
GCLK3
GCLK2
I/O/CLK_OUT1
Clock Net
To Macrocells
VREF1
VREF3
VREF2
SELECT
DEVICES
DISCONTINUED
相關PDF資料 |
PDF描述 |
|---|---|
| MAX16999AUA33+T | IC REG LDO 3.3V .1A 8UMAX-EP |
| MAX16999AUA12+T | IC REG LDO 1.2V .1A 8UMAX-EP |
| TXA337K006P1F-F | CAP TANT 330UF 6V 10% AXIAL |
| AMM18DSUI | CONN EDGECARD 36POS .156 DIP SLD |
| LCMXO2280C-4FTN324C | IC PLD 2280LUTS 271I/O 324FTBGA |
相關代理商/技術參數 |
參數描述 |
|---|---|
| LC5513D | 制造商:Sanken Electric Co Ltd 功能描述:IC LED DRIVER NON-ISO 8DIP |
| LC551MCRO | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| LC551PLID | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Analog IC |
| LC552 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:High Power Class B Amplifier |
| LC5521D | 制造商:Sanken Electric Co Ltd 功能描述:IC LED DRIVER ISO FLYBACK 8DIP |
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