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參數(shù)資料
型號(hào): LFECP10E-4QN208C
廠商: Lattice Semiconductor Corporation
文件頁(yè)數(shù): 126/163頁(yè)
文件大?。?/td> 0K
描述: IC FPGA 10.2KLUTS 208PQFP
標(biāo)準(zhǔn)包裝: 24
系列: ECP
邏輯元件/單元數(shù): 10200
RAM 位總計(jì): 282624
輸入/輸出數(shù): 147
電源電壓: 1.14 V ~ 1.26 V
安裝類型: 表面貼裝
工作溫度: 0°C ~ 85°C
封裝/外殼: 208-BFQFP
供應(yīng)商設(shè)備封裝: 208-PQFP(28x28)
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3-29
DC and Switching Characteristics
LatticeECP/EC Family Data Sheet
JTAG Port Timing Specifications
Over Recommended Operating Conditions
Figure 3-20. JTAG Port Timing Waveforms
Symbol
Parameter
Min
Max
Units
fMAX
TCK clock frequency
25
MHz
tBTCP
TCK [BSCAN] clock pulse width
40
ns
tBTCPH
TCK [BSCAN] clock pulse width high
20
ns
tBTCPL
TCK [BSCAN] clock pulse width low
20
ns
tBTS
TCK [BSCAN] setup time
8
ns
tBTH
TCK [BSCAN] hold time
10
ns
tBTRF
TCK [BSCAN] rise/fall time
50
mV/ns
tBTCO
TAP controller falling edge of clock to valid output
10
ns
tBTCODIS
TAP controller falling edge of clock to valid disable
10
ns
tBTCOEN
TAP controller falling edge of clock to valid enable
10
ns
tBTCRS
BSCAN test capture register setup time
8
ns
tBTCRH
BSCAN test capture register hold time
25
ns
tBUTCO
BSCAN test update register, falling edge of clock to valid output
25
ns
tBTUODIS
BSCAN test update register, falling edge of clock to valid disable
25
ns
tBTUPOEN
BSCAN test update register, falling edge of clock to valid enable
25
ns
Timing v.G 0.30
TMS
TDI
TCK
TDO
Data to be
captured
from I/O
Data to be
driven out
to I/O
a
t
a
D
d
il
a
V
a
t
a
D
d
il
a
V
a
t
a
D
d
il
a
V
a
t
a
D
d
il
a
V
Data Captured
tBTCPH
tBTCPL
tBTCOEN
tBTCRS
tBTUPOEN
tBUTCO
tBTUODIS
tBTCRH
tBTCO
tBTCODIS
tBTS
tBTH
tBTCP
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PDF描述
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