參數(shù)資料
型號(hào)： M32185F4VFP
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 80 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, 0.50 MM PITCH, PLASTIC, LQFP-144
文件頁數(shù)： 791/1032頁
文件大?。?/td> 5750K
代理商： M32185F4VFP
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DIRECT RAM INTERFACE (DRI)
14
14-33
32185/32186 Group Hardware Manual
Rev.1.10 REJ09B0235-0110 May 15, 07
DEC4 Control Register (DEC4CNT)
<Address: H'0080 204A>
123456
b7
b0
DEC4EN
DEC4EXT
DEC4MOD
000000
0
DEC4CS
0
<Upon exiting reset: H'00>
b
Bit Name
Function
R
W
0
DEC4EN
0: Disable count
R
W
DEC4 count enable bit
1: Enable count
1–3
DEC4EXT
0XX: Disable external source
R
W
DEC4 count enable source select bit
100: DIN0 event detection
101: DIN1 event detection
110: DEC3 underflow
111: Capture enable
4, 5
DEC4CS
00: DIN4 event detection
R
W
DEC4 count event select bit
01: Capture event
10: One DRI transfer completed
11: DRI transfer counter underflow
6
No function assigned. Fix to "0."
00
7
DEC4MOD
0: Single-shot mode
R
W
DEC4 operation mode select bit
1: Continuous operation mode
These registers are used to control the internal event counters DECn of the DRI.
(1) DECnEN (DECn Count Enable) bit (Bit 0)
This bit controls DECn count operation by enabling or disabling the count operation. This bit can be
set to "1" by an external event. Furthermore, if single-shot operation mode is selected, this bit is
cleared to "0" in hardware by a DECn counter underflow.
[Set condition to "1"]
When explicitly set by writing "1" in software
When the event selected by DECnEXT(DECn count enable source select) bit occurs
[Clear condition to "0"]
When explicitly cleared by writing "0" in software
When DECn counter underflows while operating in single-shot mode
Note: If an external source is selected by DECnEXT(DECn count enable source select) bit,
this bit cannot be set by writing "1" in software.
(2) DECnEXT (DECn Count Enable Source Select) bits (Bits 1–3)
If DECn counter(DECnCT) needs to be enabled for counting by an external event, use these bits to select
the count enable source. When an event is detected by the selected source, DECnEN(DECn count en-
able) bit is set to "1."
(3) DECnCS (DECn Count Event Select) bits (Bits 4, 5)
These bits select the event that causes DECn counter(DECnCT) to count. When the event selected from
factor that DECnEN(DECn count enable) bit = "1" is detected, the count value of DECn counter(DECnCT)
is decremented by one.
(4) DECnMOD (DECn Operation Mode Select) bit (Bit 7)
This bit selects operation mode of DECn counter(DECnCT).
14.2 DRI Related Registers
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M34502M2-XXXFP 4-BIT, MROM, MICROCONTROLLER, PDSO24
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