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參數(shù)資料
| 型號： | M37902FHCGP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, 0.65 MM PITCH, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 17/556頁 |
| 文件大?。?/td> | 3722K |
| 代理商： | M37902FHCGP |
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CLOCK GENERATING CIRCUIT
7902 Group User’s Manual
5-6
5.2 Clocks
5.2.2 Clock control register
Figure 5.2.2 shows the structure of the clock control register, and Figure 5.2.3 shows the setting procedure
for the clock control register when using the PLL frequency multiplier.
1
0
Clock control register (Address BC16)
Bit name
Bit
Function
At reset
R/W
Fix this bit to “1.”
PLL circuit operation enable bit
(Note 1)
PLL multiplication ratio select bits
(Note 2)
Fix this bit to “0.”
System clock select bit
(Note 3)
Peripheral device’s clock select bit 0
Peripheral device’s clock select bit 1
b7 b6 b5 b4 b3 b2 b1 b0
0 : PLL frequency muliplier is inactive, and pin VCONT
is invalid. (Floating)
1 : PLL frequency muliplier is active, and pin VCONT is
valid.
0 0 : Do not select.
0 1 : Double
1 0 : Triple
1 1 : Quadruple
b3 b2
See Table 5.2.2.
0 : fXIN
1 : fPLL
0
1
Notes 1: Clear this bit to “0” if the PLL frequency multiplier need not to be active.
In the stop and flash memory parallel I/O modes, the PLL frequency multiplier is inactive and pin VCONT is invalid regard-
less of the contents of this bit.
2: Rewriting of these bits must be performed simultaneously with clearance of the system clock select bit (bit 5). Then, set
bit 5 to “1” 2 ms after the rewriting of these bits. (After reset, these bits are allowed to be changed only once.)
3: Clearing the PLL circuit operation enable bit (bit 1) to “0” clears the system clock select bit to “0.” Also, while the PLL circuit
operation enable bit = “0,” nothing can be written to the system clock select bit. (Fixed to be “0.”)
In order to set the system clock select bit to “1” after reset, it is necessary to wait 2 ms after the stabilization of f(XIN).
0
1
2
3
4
5
6
7
Fig. 5.2.2 Structure of clock control register
RW
(1) PLL circuit operation enable bit (bit 1)
Setting this bit to “1” enables the PLL frequency multiplier to be active and pin V CONT to be valid.
This bit = “1” while pin RESET = “L” level and after reset, so that, in this case, the PLL frequency
multiplier is active. Clear this bit to “0” if the PLL frequency multiplier need not to be active.
Note that, in the stop and flash memory parallel I/O modes, the PLL frequency multiplier is in active
and pin VCONT is invalid regardless of the contents of this bit. (Refer to sections “16.3 Stop mode” and
“20.4 Flash memory parallel I/O mode.”)
(2) PLL multiplication ratio select bits (bits 2, 3)
These bits select the multiplication ratio of the PLL frequency multiplier. (See Table 5.2.1.) To rewrite
these bits, clear the system clock select bit (bit 5) to “0” simultaneously. Then, set the system clock
select bit to “1” 2 ms after the rewriting of this bit. (See Figure 5.2.3.)
Note that, after reset, these bits are allowed to be changed only once.
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