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參數(shù)資料
| 型號(hào)： | M7A3P400-FGG484 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 400000 GATES, 350 MHz, PBGA484 |
| 封裝： | 1 MM PITCH, GREEN, FBGA-484 |
| 文件頁數(shù)： | 184/246頁 |
| 文件大?。?/td> | 3010K |
| 代理商： | M7A3P400-FGG484 |
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ProASIC3/E Flash Family FPGAs
2- 30
v2.1
All I/Os are in a known state during power-up and any
power-up sequence is allowed without current impact.
Refer to the "I/O Power-Up and Supply Voltage
Industrial)" section on page 3-3 for more information.
During power-up, before reaching activation levels, the
I/O input and output buffers are disabled, while the
weak pull-up is enabled. Activation levels are described
I/O Tile
The ProASIC3 I/O tile provides a flexible, programmable
structure for implementing a large number of I/O
standards. In addition, the registers available in the I/O
tile in selected I/O banks can be used to support high-
performance register inputs and outputs, with register
enable if desired (Figure 2-24 on page 2-33). The
registers can also be used to support the JESD-79C
Double Data Rate (DDR) standard within the I/O
structure (see the "Double Data Rate (DDR) Support"
section on page 2-34 for more information).
As depicted in Figure 2-24 on page 2-33, all I/O registers
share one CLR port. The output register and output
enable register share one CLK port. Refer to the "I/O
Registers" section on page 2-33 for more information.
I/O Banks and I/O Standards Compatibility
I/Os are grouped into I/O voltage banks. There are four I/O
banks on the A3P250 through A3P1000. The A3P030,
A3P060, and A3P125 have two I/O banks. Each I/O voltage
bank has dedicated I/O supply and ground voltages
(VMV/GNDQ for input buffers and VCCI/GND for output
buffers). Because of these dedicated supplies, only I/Os
with compatible standards can be assigned to the same
I/O voltage bank. Table 2-12 shows the required voltage
compatibility values for each of these voltages.
For more information about I/O and global assignments
to I/O banks, refer to the specific pin table of the device
I/O standards are compatible if their VCCI and VMV values
are identical. VMV and GNDQ are "quiet" input power
supply pins and are not used on A3P030.
Table 2-11 ProASIC3 Supported I/O Standards
A3P030
A3P060
A3P125
A3P250
A3P400
A3P600
A3P1000
Single-Ended
LVTTL/LVCMOS 3.3 V, LVCMOS 2.5 V / 1.8 V / 1.5 V,
LVCMOS 2.5/5.0 V
3.3 V PCI/PCI-X
–
Differential
LVPECL, LVDS, BLVDS, M-LVDS
–
Table 2-12 VCCI Voltages and Compatible ProASIC3 Standards
VCCI and VMV (typical)
Compatible Standards
3.3 V
LVTTL/LVCMOS 3.3, PCI 3.3, PCI-X 3.3 LVPECL
2.5 V
LVCMOS 2.5, LVCMOS 2.5/5.0, LVDS, BLVDS, M-LVDS
1.8 V
LVCMOS 1.8
1.5 V
LVCMOS 1.5
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