參數(shù)資料
型號(hào)： MACH210A-12VC
廠商： LATTICE SEMICONDUCTOR CORP
元件分類(lèi)： PLD
英文描述： High-Density EE CMOS Programmable Logic
中文描述： EE PLD, 12 ns, PQFP44
封裝： TQFP-44
文件頁(yè)數(shù)： 4/47頁(yè)
文件大?。?/td> 347K
代理商： MACH210A-12VC
12
MACH210A-7 (Com’l)
SWITCHING CHARACTERISTICS over COMMERCIAL operating ranges (continued)
Parameter
Symbol
Parameter Description
Min
Max
Unit
tIGS
Input Latch Gate to Output Latch Setup
10
ns
tWIGL
Input Latch Gate Width LOW
3
ns
tPDLL
Input, I/O, or Feedback to Output Through Transparent
11.5
ns
Input and Output Latches
tAR
Asynchronous Reset to Registered or Latched Output
12
ns
tARW
Asynchronous Reset Width
8
ns
tARR
Asynchronous Reset Recovery Time
8
ns
tAP
Asynchronous Preset to Registered or Latched Output
12
ns
tAPW
Asynchronous Preset Width
8
ns
tAPR
Asynchronous Preset Recovery Time
8
ns
tEA
Input, I/O, or Feedback to Output Enable
7.5
ns
tER
Input, I/O, or Feedback to Output Disable
7.5
ns
-7
Note:
1. These parameters are not 100% tested, but are evaluated at initial characterization and at any time the design is modified
where capacitance may be affected.
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PDF描述
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