參數(shù)資料
型號(hào)： MAX19710ETN+T
廠商： Maxim Integrated Products
文件頁(yè)數(shù)： 34/37頁(yè)
文件大?。?/td> 0K
描述： IC ANLG FRNT END 56-TQFN
產(chǎn)品變化通告： Product Discontinuation 09/Jun/2011
標(biāo)準(zhǔn)包裝： 2,500
位數(shù)： 10
通道數(shù)： 2
功率（瓦特）： 30mW
電壓 - 電源，模擬： 3V
電壓 - 電源，數(shù)字： 3V
封裝/外殼： 56-WFQFN 裸露焊盤
供應(yīng)商設(shè)備封裝： 56-TQFN-EP（7x7）
包裝： 帶卷 (TR)
MAX19710
10-Bit, 7.5Msps, Full-Duplex
Analog Front-End
6
_______________________________________________________________________________________
ELECTRICAL CHARACTERISTICS (continued)
(VDD = 3V, OVDD = 1.8V, internal reference (1.024V), CL
≈ 10pF on all digital outputs, fCLK = 7.5MHz (50% duty cycle), Rx ADC input
amplitude = -0.5dBFS, Tx DAC output amplitude = 0dBFS, CM1 = 0, CM0 = 0, differential Rx ADC input, differential Tx DAC output,
CREFP = CREFN = CCOM = 0.33F, CL < 5pF on all aux-DAC outputs, TA = TMIN to TMAX, unless otherwise noted. Typical values are at
TA = +25°C.) (Note 1)
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
AD1 = 0 (default)
2.048
Full-Scale Reference
VREF
AD1 = 1
VDD
V
Analog Input Range
0 to
VREF
V
Analog Input Impedance
Measured at DC
500
k
Ω
Input-Leakage Current
Measured at unselected input from 0 to
VREF
±0.1
A
Gain Error
GE
Includes reference error, AD1 = 0
-5
+5
%FS
Zero-Code Error
ZE
±2
mV
Differential Nonlinearity
DNL
±0.6
LSB
Integral Nonlinearity
INL
±0.6
LSB
Supply Current
210
A
AUXILIARY DACs (DAC1, DAC2, DAC3)
Resolution
N
12
Bits
Integral Nonlinearity
INL
From code 100 to code 4000
±1.25
LSB
Differential Nonlinearity
DNL
Guaranteed monotonic over code 100 to
code 4000 (Note 2)
-1.0
±0.65
+1.2
LSB
Output-Voltage Low
VOL
RL > 200k
Ω
0.2
V
Output-Voltage High
VOH
RL > 200k
Ω
2.57
V
DC Output Impedance
DC output at midscale
4
Ω
Settling Time
From code 1024 to code 3072, within ±10
LSB
1s
Glitch Impulse
From code 0 to code 4095
24
nVs
Rx ADC–Tx DAC TIMING CHARACTERISTICS
CLK Rise to Channel-I Output Data
Valid
tDOI
Figure 3 (Note 2)
5.5
8.2
11.5
ns
CLK Fall to Channel-Q Output
Data Valid
tDOQ
Figure 3 (Note 2)
6.5
9.3
13.0
ns
I-DAC DATA to CLK Fall Setup
Time
tDSI
Figure 5 (Note 2)
10
ns
Q-DAC DATA to CLK Rise Setup
Time
tDSQ
Figure 5 (Note 2)
10
ns
CLK Fall to I-DAC Data Hold Time
tDHI
Figure 5 (Note 2)
0
ns
CLK Rise to Q-DAC Data Hold
Time
tDHQ
Figure 5 (Note 2)
0
ns
CLK Duty Cycle
50
%
CLK Duty-Cycle Variation
±15
%
Digital Output Rise/Fall Time
20% to 80%
2.4
ns
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