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參數資料
| 型號： | MB86293 |
| 廠商： | Fujitsu Limited |
| 英文描述： | Grraphiics Conttrrollllerr Speciiffiicattiions |
| 中文描述： | Grraphiics Conttrrollllerr Speciiffiicattiions |
| 文件頁數： | 141/285頁 |
| 文件大小： | 1816K |
| 代理商： | MB86293 |
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FUJITSU LIMITED
PRELIMINARY and CONFIDENTIAL
MB86293 CORAL_LQ
Graphics Controller
Specifications Rev. 1.1
141
10.2.1 Host interface registers
DTC (DMA Transfer Count)
Register
address
Bit number
31 3029 28 2726 25 2423 2221 20 1918 17 1615 1413 12 1110 9 8 7 6 5 4 3 2 1 0
Bit field name
Reserved
R/W
R0
Initial value
0
HostBaseAddress + 00
H
DTC
RW
Don’t care
DTC is a readable/writable 32-bit register which sets the transfer count in either one long-word (32 bits) or
32 bytes units. When “1h” is set transfer is performed once. However, when “0h” is set, it indicates the
maximum transfer count and 16M (16,777,216) data are transferred. During DMA transfer, the remaining
transfer count is shown, therefore, the register value cannot be overwritten until DMA transfer is
completed.
Note: This register need not be set in a mode in which Dual DMA ACK is not used, or the V832 mode.
DSU (DMA Set Up)
Register
address
Bit number
Bit field name
HostBaseAddress + 04
H
7
6
5
4
3
2
1
0
Reserved
R0
0
DAM
RW
0
DBM
RW
0
DW
RW
0
R/W
Initial value
Bit 0
DW (DMA Word)
Specifies DMA transfer count
0:
1-double word (32 bits) per DMA transfer
1:
8-double words (32 bytes) per DMA transfer (only SH4)
DBM (DMA Bus request Mode)
Selects DREQ mode used in DMA transfer in dual-address mode
0:
DREQ is not negated during DMA transfer irrespective of cycle steal or burst mode.
Bit 1
1:
DREQ is negated irrespective of cycle steal or burst mode when CORAL cannot receive
data (that is, when Ready cannot be returned immediately). When CORAL is ready to
receive data, DREQ is reasserted (When DMA transfer is performed in the single-address
mode, DREQ is controlled automatically).
Bit 2
DAM (DMA Address Mode)
Selects DMA address mode in issuing external request
0:
Dual address mode
1:
Single address mode (SH4 only)
Bit 3
DNA (Dual address No Ack mode)
This bit is selected when using the dual-address-mode DMA that does not use the ACK signal.
0:
Uses dual-address-mode DMA that uses ordinary ACK signal
1:
Uses dual-address-mode DMA that does not use ACK signal
Detection of the DREQ edge is supported; DREQ is negated per transfer. When data
cannot be received irrespective of the Bit1 setting, DREQ continues being negated.
相關PDF資料 |
PDF描述 |
|---|---|
| MB86294 | Grraphiics Controller specifications |
| MB86294S | Grraphiics Controller specifications |
| MB86295S | PCI Graphics Controller Specification |
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| MB86296 | PCI Graphics Controller Specification |
相關代理商/技術參數 |
參數描述 |
|---|---|
| MB86294 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:Grraphiics Controller specifications |
| MB86294S | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:Grraphiics Controller specifications |
| MB86294SPB-GS-JXE1 | 制造商:FUJITSU 功能描述: |
| MB86295 | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:PCI Graphics Controller Specification |
| MB86295S | 制造商:FUJITSU 制造商全稱:Fujitsu Component Limited. 功能描述:PCI Graphics Controller Specification |
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