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參數(shù)資料
| 型號(hào)： | MB86R01PB-GSE1 |
| 廠商： | Fujitsu Semiconductor America Inc |
| 文件頁數(shù)： | 81/89頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC SOC GRAPHIC CONTRLR 484BGA |
| 特色產(chǎn)品： | Graphics Display Controllers (GDC) |
| 標(biāo)準(zhǔn)包裝： | 40 |
| 系列： | 玉 |
| 應(yīng)用： | 圖形控制器 |
| 核心處理器： | ARM9 |
| 程序存儲(chǔ)器類型： | 外部程序存儲(chǔ)器 |
| 控制器系列： | 玉 |
| RAM 容量： | 64K x 8 |
| 接口： | ADC，ATA，CAN，EBI/EMI，I²C，I²S，媒體 LB，PWM，SD 卡，UART/USART，USB |
| 輸入/輸出數(shù)： | 24 |
| 電源電壓： | 1.1 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 484-BGA |
| 包裝： | 托盤 |
| 供應(yīng)商設(shè)備封裝： | 484-BGA（23x23） |
| 其它名稱： | 865-1110 |
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76
FUJITSU MICROELECTRONICS
PROPRIETARY AND CONFIDENTIAL
MB86R01 DATA SHEET
8.5.14.
IDE66 Signal Timing
8.5.14.1.
IDE PIO Timing
Table 8-49
AC timing of Register Access
Value
Symbol
Description
mode0
mode1
mode2
mode3
mode4
Unit
t0
Cycle time (min.)
600
383
330
180
120
ns
t1
Address valid to IDE_XDIOR/IDE_XDIOW
setup (min.)
70
50
30
25
ns
t2
IDE_XDIOR/IDE_XDIOW pulse width 8 bit
(min.)
290
80
70
ns
t2i
IDE_XDIOR/IDE_XDIOW recovery time
(min.)
–
70
25
ns
t3
IDE_XDIOW data setup (min.)
60
45
30
20
ns
t4
IDE_XDIOW data hold (min.)
30
20
15
10
ns
t5
IDE_XDIOR data setup (min.)
50
35
20
ns
t6
IDE_XDIOR data hold (min.)
5
ns
t6Z
IDE_XDIOR data tristate (max.)
30
ns
t9
IDE_XDIOR/IDE_XDIOW to address valid
hold (min.)
20
15
10
ns
tRD
Read data valid to IDE_DIORDY active (if
IDE_DIORDY initially low after tA) (min.)
0
ns
tA
IDE_DIORDY setup time
35
ns
tB
IDE_DIORDY pulse width (max.)
1250
ns
tC
IDE_DIORDY assertion to release (max.)
5
ns
Table 8-50
AC timing of Data Access
Value
Symbol
Description
mode0
mode1
mode2
mode3
mode4
Unit
t0
Cycle time (min.)
600
383
240
180
120
ns
t1
Address valid to IDE_XDIOR/IDE_XDIOW
setup (min.)
70
50
30
25
ns
t2
IDE_XDIOR/IDE_XDIOW pulse width 8 bit
(min.)
165
125
100
80
70
ns
t2i
IDE_XDIOR/IDE_XDIOW recovery time
(min.)
–
70
25
ns
t3
IDE_XDIOW data setup (min.)
60
45
30
20
ns
t4
IDE_XDIOW data hold (min.)
30
20
15
10
ns
t5
IDE_XDIOR data setup (min.)
50
35
20
ns
t6
IDE_XDIOR data hold (min.)
5
ns
t6Z
IDE_XDIOR data tristate (max.)
30
ns
t9
IDE_XDIOR/IDE_XDIOW to address valid
hold (min.)
20
15
10
ns
tRD
Read data valid to IDE_DIORDY active (if
IDE_DIORDY initially low after tA) (min.)
0
ns
tA
IDE_DIORDY setup time
35
ns
tB
IDE_DIORDY pulse width (max.)
1250
ns
tC
IDE_DIORDY assertion to release (max.)
5
ns
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