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參數(shù)資料
| 型號(hào)： | MB90242A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, 32 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 12 X 12 MM, 0.50 MM PITCH, PLASTIC, SQFP-80 |
| 文件頁(yè)數(shù)： | 21/258頁(yè) |
| 文件大小： | 2010K |
| 代理商： | MB90242A |
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2.6 SSI (Simple Serial Interface)
112
2.6.4 Operating Description
a) Operating Overview
The SSI block consists of the serial control register, serial status register and serial data register, and
is used for input and output of 16/8-bit data. In serial data input/output operation, the contents of the
shift register (SDR) are output to the serial output pins (SOUT) in bit series synchronously with the
falling edge of the serial clock (SCLK), the signal from the serial input pin (SIN) changes at the fall-
ing edge of the serial clock (SCLK) and should be allowed to remain stable until the rising edge of
the clock signal. When a transfer ends, an interrupt is generated using the serial I/O interrupt enable
bit.
b) Serial I/O Operating Status
There are two types of operating status: transfer status and stop status.
Transfer status
Transfer status is indicated by the value BUSY=1.
Stop status
Stop status is indicated by the value BUSY=0.
Stop status is initiated by the end of a transfer, or by setting the STOP bit to 1.
c) Shift Operation Start/Stop Bit and I/O Timing
d) Interrupts
The SSI block has the ability to generate interrupt requests to the CPU. When the interrupt flag (SIR
bit) is set at the end of a data transfer, if the interrupt enable (SIE) bit is '1', an interrupt request is
output to the CPU.
Fig. 2.6.1 Interrupt Signal Timing
e) SDR Register Read/Write Operation in 8-bit Mode
In 8-bit transfer mode, SDR register read/write operation depends on the data transfer direction.
When the MSB first mode is selected, write data into SDH for reading out the data from SDRL.
D15
D14
D13
D12
D00
Undefined
SCK1
SOD1
SID1
SDR register
read/write
BUSY
D01
D00
SCK1
SOD1
SID1
(Transfer end)
SDR read/write
SIR
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