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參數(shù)資料
| 型號(hào)： | MB91121PFV |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 50 MHz, RISC MICROCONTROLLER, PQFP120 |
| 封裝： | PLASTIC, LQFP-120 |
| 文件頁(yè)數(shù)： | 70/100頁(yè) |
| 文件大小： | 2316K |
| 代理商： | MB91121PFV |
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MB91121 Series
DS07-16303-4E
71
(6) Normal Bus Access Read/write Operation
*1 : When bus timing is delayed by automatic wait insertion or RDY input, add (tCYC
× extended cycle number for
delay) to this rating.
*2 : Rating at a gear cycle of
× 1.
When a gear cycle of 1/2, 1/4, 1/8 is selected, substitute “n” in the following equation with 1/2, 1/4, 1/8, respectively.
Equation : (2
n / 2) × tCYC 40
(VCC
= 3.0 V to 3.6 V, VSS = AVSS = 0.0 V, TA = 0 °C to + 70 °C)
Parameter
Symbol
Pin name
Condition
Value
Unit Remarks
Min.
Max.
CS0 to CS5 delay time
tCHCSL
CLK
CS0 to CS5
15
ns
tCHCSH
15
ns
Address delay time
tCHAV
CLK
A24 to A00
15
ns
Data delay time
tCHDV
CLK
D31 to D16
15
ns
RD delay time
tCLRL
CLK
RD
10
ns
tCLRH
10
ns
WR0, WR1 delay time
tCLWL
CLK
WR0, WR1
10
ns
tCLWH
10
ns
Valid address
→
valid data input time
tAVDV
A24 to A00
D31 to D16
3
/ 2 × tCYC 40 ns
*1
*2
RD
↓→
valid data input time
tRLDV
RD
D31 to D16
tCYC
25
ns
*1
Data set up
→
RD
↑ time
tDSRH
25
ns
RD
↑→
data hold time
tRHDX
0
ns
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