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參數(shù)資料
| 型號： | MC13214 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, BGA71 |
| 封裝： | 9 X 9 MM, 1 MM HEIGHT, ROHS COMPLIANT, LGA-71 |
| 文件頁數(shù)： | 4/366頁 |
| 文件大?。?/td> | 3955K |
| 代理商： | MC13214 |
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Modem SPI Register Descriptions
MC1321x Reference Manual, Rev. 1.1
Freescale Semiconductor
5-7
5.8
IRQ_Mask - Register 05
The IRQ_Mask Register 05 provides most, but not all, mask bits for various interrupt sources for the
MC1321x. If a mask bit is set, its associated status bit being true will generate an interrupt on the MC1321x
IRQ pin. The interrupt is cleared when the status bit is read via a SPI transaction.
Register 04
0x04
BIT
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
cca_vt[7:0]
power_comp[7:0]
TYPE
r/w
RESET
0
1
0
1
0
1
0x008D
Table 5-6. Register 04 Description
Name
Description
Operation
Bits 15-8
cca_vt[7:0] - Threshold value for Clear Channel Assessment in dB-linear format
Default is 0x00.
Bits 7-0
power_comp[7:0] - This is a binary value that is added to the measured value of the
CCA operation. The result is stored in cca_final[7:0]
Default is 0x8D
Register 05
0x05
BIT
15 14 13 12 11 10
9
8
7
6
5
4
3
2
1
0
at
tn
_m
ask
ram_ad
dr_mask
a
rb_bu
sy_
m
ask
strm_
d
a
ta
_m
ask
pll_
lock_mask
a
c
o
m
a_en
do
ze
_mask
tmr4_ma
s
k
tmr3_ma
s
k
tmr2_ma
s
k
tmr1_ma
s
k
TYPE
r/w
r/w r/w r/w r/w r/w
RESET
1
0
1
0
0x8040
Table 5-7. Register 05 Description
Name
Description
Operation
Bits 14-13,
7-5
Reserved
Leave default
Bit 15
attn_mask — The attention interrupt mask bit controls
the attn_irq interrupt on the IRQ pin. Default is for the
interrupt to be enabled out of reset.
1 = Allows attn_irq to generate an interrupt on the IRQ
pin.
0 = When attn_irq status bit is set, IRQ pin is not
asserted.
Bit 12
ram_addr_mask — The Packet RAM address error
interrupt mask bit controls the ram_addr_err interrupt
on the IRQ pin.
1 = Allows ram_addr_err to generate an interrupt on
the IRQ.
0 = When ram_addr_err status bit is set, IRQ pin is not
asserted.
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PDF描述 |
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參數(shù)描述 |
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