參數(shù)資料
型號(hào)： MC3S12XEP100F1MAGR
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, QFP144
封裝： LQFP-144
文件頁(yè)數(shù)： 758/1324頁(yè)
文件大?。?/td> 8453K
代理商： MC3S12XEP100F1MAGR
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Chapter 11 S12XE Clocks and Reset Generator (S12XECRGV1)
MC9S12XE-Family Reference Manual Rev. 1.21
Freescale Semiconductor
489
Because of an order from the United States International Trade Commission, BGA-packaged product lines and partnumbers
indicated here currently are not available from Freescale for import or sale in the United States prior to September 2010
11.4.1.5
Computer Operating Properly Watchdog (COP)
The COP (free running watchdog timer) enables the user to check that a program is running and
sequencing properly. When the COP is being used, software is responsible for keeping the COP from
timing out. If the COP times out it is an indication that the software is no longer being executed in the
intended sequence; thus a system reset is initiated (see Section 11.4.1.5, “Computer Operating Properly
Watchdog (COP)”). The COP runs with a gated OSCCLK. Three control bits in the COPCTL register
allow selection of seven COP time-out periods.
When COP is enabled, the program must write $55 and $AA (in this order) to the ARMCOP register
during the selected time-out period. Once this is done, the COP time-out period is restarted. If the program
fails to do this and the COP times out, the part will reset. Also, if any value other than $55 or $AA is
written, the part is immediately reset.
Windowed COP operation is enabled by setting WCOP in the COPCTL register. In this mode, writes to
the ARMCOP register to clear the COP timer must occur in the last 25% of the selected time-out period.
A premature write will immediately reset the part.
If PCE bit is set, the COP will continue to run in Pseudo Stop Mode.
11.4.1.6
Real Time Interrupt (RTI)
The RTI can be used to generate a hardware interrupt at a xed periodic rate. If enabled (by setting
RTIE=1), this interrupt will occur at the rate selected by the RTICTL register. The RTI runs with a gated
OSCCLK. At the end of the RTI time-out period the RTIF ag is set to one and a new RTI time-out period
starts immediately.
A write to the RTICTL register restarts the RTI time-out period.
If the PRE bit is set, the RTI will continue to run in Pseudo Stop Mode.
11.4.2
Operation Modes
11.4.2.1
Normal Mode
The S12XECRG block behaves as described within this specication in all normal modes.
11.4.2.2
Self Clock Mode
If the external clock frequency is not available due to a failure or due to long crystal start-up time, the Bus
Clock and the Core Clock are derived from the PLLCLK running at self clock mode frequency fSCM; this
mode of operation is called Self Clock Mode. This requires CME = 1 and SCME = 1, which is the default
after reset. If the MCU was clocked by the PLLCLK prior to entering Self Clock Mode, the PLLSEL bit
will be cleared. If the external clock signal has stabilized again, the S12XECRG will automatically select
OSCCLK to be the system clock and return to normal mode. See Section 11.4.1.4, “Clock Quality
Checker” for more information on entering and leaving Self Clock Mode.
相關(guān)PDF資料
PDF描述
MC9S12XEP100F1MAAR 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, QFP80
MC3S12XEP100J1CAAR 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP80
MC3S12XEP100J1MVLR 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, BGA208
MC9S12XEP100J1MAGR 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, QFP144
MC9S12XEP100J1VVL 32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PBGA208
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