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參數(shù)資料
| 型號： | MC56F8346VFVER2 |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 86/178頁 |
| 文件大小： | 0K |
| 描述： | IC HYBRID CTRLR 16BIT 144-LQFP |
| 標準包裝： | 500 |
| 系列： | 56F8xxx |
| 核心處理器： | 56800E |
| 芯體尺寸： | 16-位 |
| 速度： | 60MHz |
| 連通性： | CAN，EBI/EMI，SCI，SPI |
| 外圍設(shè)備： | POR，PWM，溫度傳感器，WDT |
| 輸入/輸出數(shù)： | 62 |
| 程序存儲器容量： | 136KB（68K x 16） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 6K x 16 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.25 V ~ 3.6 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 16x12b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 105°C |
| 封裝/外殼： | 144-LQFP |
| 包裝： | 帶卷 (TR) |
| 配用： | MC56F8367EVME-ND - EVAL BOARD FOR MC56F83X |
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56F8346 Technical Data, Rev. 15
176
Freescale Semiconductor
Preliminary
Ensure that capacitor leads and associated printed circuit traces that connect to the chip VDD and VSS (GND)
pins are less than 0.5 inch per capacitor lead
Use at least a four-layer Printed Circuit Board (PCB) with two inner layers for VDD and VSS
Bypass the VDD and VSS layers of the PCB with approximately 100 μF, preferably with a high-grade
capacitor such as a tantalum capacitor
Because the device’s output signals have fast rise and fall times, PCB trace lengths should be minimal
Consider all device loads as well as parasitic capacitance due to PCB traces when calculating capacitance.
This is especially critical in systems with higher capacitive loads that could create higher transient currents
in the VDD and VSS circuits.
Take special care to minimize noise levels on the VREF, VDDA and VSSA pins
Designs that utilize the TRST pin for JTAG port or EOnCE module functionality (such as development or
debugging systems) should allow a means to assert TRST whenever RESET is asserted, as well as a means
to assert TRST independently of RESET. Designs that do not require debugging functionality, such as
consumer products, should tie these pins together.
Because the Flash memory is programmed through the JTAG/EOnCE port, the designer should provide an
interface to this port to allow in-circuit Flash programming
12.3 Power Distribution and I/O Ring Implementation
Figure 12-1 illustrates the general power control incorporated in the 56F8346/56F8146. This chip
contains two internal power regulators. One of them is powered from the VDDA_OSC_PLL pin and cannot
be turned off. This regulator controls power to the internal clock generation circuitry. The other regulator
is powered from the VDD_IO pins and provides power to all of the internal digital logic of the core, all
peripherals and the internal memories. This regulator can be turned off, if an external VDD_CORE voltage
is externally applied to the VCAP pins.
In summary, the entire chip can be supplied from a single 3.3 volt supply if the large core regulator is
enabled. If the regulator is not enabled, a dual supply 3.3V/2.5V configuration can also be used.
Notes:
Flash, RAM and internal logic are powered from the core regulator output
VPP1 and VPP2 are not connected in the customer system
All circuitry, analog and digital, shares a common VSS bus
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參數(shù)描述 |
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| MC56F8347MPY60 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:16-BIT HYBRID CONTROLLERS |
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| MC56F8347VPY | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:16-BIT HYBRID CONTROLLERS |
| MC56F8347VPY60 | 制造商:Freescale Semiconductor 功能描述: |
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