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參數(shù)資料
| 型號： | MC68331CPV20 |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, 20.97 MHz, MICROCONTROLLER, PQFP144 |
| 封裝： | TQFP-144 |
| 文件頁數(shù)： | 91/254頁 |
| 文件大?。?/td> | 1366K |
| 代理商： | MC68331CPV20 |
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MOTOROLA
ELECTRICAL CHARACTERISTICS
MC68331
A-4
USER’S MANUAL
A
Notes for Tables A–4 and A–4a
1. All internal registers retain data at 0 Hz
2 This parameter is periodically sampled rather than 100% tested.
3. Assumes that a low-leakage external filter network is used to condition clock synthesizer input voltage. Total
external resistance from the XFC pin due to external leakage must be greater than 15 M
∫ to guarantee this
specification. Filter network geometry can vary depending upon operating environment (See 4.3 System
Clock).
4. Proper layout procedures must be followed to achieve specifications.
5. Assumes that stable VDDSYN is applied, and that the crystal oscillator is stable. Lock time is measured from
the time VDD and VDDSYN are valid until RESET is released. This specification also applies to the period
required for PLL lock after changing the W and Y frequency control bits in the synthesizer control register
(SYNCR) while the PLL is running, and to the period required for the clock to lock after LPSTOP.
6. Internal VCO frequency (fVCO) is determined by SYNCR W and Y bit values. The SYNCR X bit controls a
divide-by-two circuit that is not in the synthesizer feedback loop. When X = 0, the divider is enabled, and fsys
= fVCO ÷ 4. When X = 1, the divider is disabled, and fsys = fVCO ÷ 2. X must equal one when operating at
maximum specified fsys.
7. Stability is the average deviation from the programmed frequency measured over the specified interval at
maximum fsys. Measurements are made with the device powered by filtered supplies and clocked by a sta-
ble external clock signal. Noise injected into the PLL circuitry via VDDSYN and VSS and variation in crystal
oscillator frequency increase the Cstab percentage for a given interval. When clock stability is a critical con-
straint on control system operation, this parameter should be measured during functional testing of the final
system.
Table A-4a 20.97 MHz Clock Control Timing
(VDD and VDDSYN = 5.0 Vdc ±5%, VSS = 0 Vdc, TA = TL to TH,
32.768 kHz reference)
Num
Characteristic
Symbol
Min
Max
Unit
1
PLL Reference Frequency Range
fref
25
50
kHz
2
System Frequency1
dc
20.97
On-Chip PLL System Frequency
fsys
0.131
20.97
MHz
External Clock Operation
dc
20.97
3
PLL Lock Time2,3,4,5
tlpll
—20
ms
4
VCO Frequency6
fVCO
—
2 (fsys max)
MHz
5
Limp Mode Clock Frequency
SYNCR X bit = 0
SYNCR X bit = 1
flimp
—
fsys max/2
fsys max
MHz
6
CLKOUT Stability2,3,4,7
Short term (5
s interval)
Long term (500
s interval)
Cstab
–0.5
–0.05
0.5
0.05
%
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